【技术实现步骤摘要】
半导体结构的制备方法
[0001]本申请涉及半导体
,特别是涉及一种半导体结构的制备方法。
技术介绍
[0002]随着半导体技术的发展,出现了屏蔽栅沟槽金属氧化物半导体场效应晶体管(Split Gate Trench Metal Oxide Semiconductor Field Effect Transistor,SGT MOSFET),SGT MOSFET的栅极结构通常包括屏蔽栅极和控制栅极,二者都形成于沟槽中,且屏蔽栅极通常位于沟槽的底部,控制栅极位于沟槽的顶部,屏蔽栅极与控制栅极之间通常通过一层热氧化硅层(Thermal Oxide,TOX)隔开。
[0003]SGT MOSFET的栅极结构中,TOX需要与屏蔽栅极的顶部之间具有一定的高度差,且屏蔽栅极的顶部形貌也需要进行调控,以保证最终形成的SGT MOSFET的可靠性。传统的SGT MOSFET制备工艺中,需要用到湿法刻蚀和干法刻蚀两种刻蚀工艺进行配合以使TOX与屏蔽栅极的顶部之间形成高度差,然而,传统技术对两种刻蚀工艺的配合度要求极高,难以准确地对高度差进行控制,同时难以准确地对屏蔽栅极的顶部的形貌进行调控,进而导致形成的SGT MOSFET存在可靠性较低的问题。
技术实现思路
[0004]基于此,有必要针对传统技术中的可靠性较低问题提供一种半导体结构的制备方法。
[0005]为了实现上述目的,本专利技术提供了一种半导体结构的制备方法,其特征在于,包括:
[0006]提供衬底,所述衬底内形成有沟槽;
...
【技术保护点】
【技术特征摘要】
1.一种半导体结构的制备方法,其特征在于,包括:提供衬底,所述衬底内形成有沟槽;于所述沟槽的底部和侧壁形成栅介质材料层,并于所述沟槽内形成栅极材料层;同步刻蚀所述栅介质材料层以及所述栅极材料层,以得到位于所述沟槽的底部和侧壁的栅介质层及位于所述沟槽内且顶面为弧形面的屏蔽栅极;所述屏蔽栅极的顶面低于所述沟槽的顶面,所述栅介质层的顶面低于所述屏蔽栅极的顶面。2.根据权利要求1所述的半导体结构的制备方法,其特征在于,所述同步刻蚀所述栅介质材料层以及所述栅极材料层,以得到位于所述沟槽的底部和侧壁的栅介质层及位于所述沟槽内且顶面为弧形面的屏蔽栅极,包括:采用干法刻蚀工艺同步刻蚀所述栅介质材料层以及所述栅极材料层,所述同步刻蚀过程中,所述栅介质材料层的刻蚀去除速率大于所述栅极材料层的刻蚀去除速率,以得到位于所述沟槽的底部和侧壁的所述栅介质层及位于所述沟槽内且顶面为弧形面的所述屏蔽栅极。3.根据权利要求2所述的半导体结构的制备方法,其特征在于,采用干法刻蚀工艺同步刻蚀所述栅介质材料层以及所述栅极材料层的过程中,刻蚀气体包括碳基气体、氟基气体以及氧气,其中,碳:氟的原子比介于1:1~1:30之间,碳:氧的原子比介于300:1~1:1之间;刻蚀功率为300W~8000W。4.根据权利要求1所述的半导体结构的制备方法,其特征在于,所述同步刻蚀所述栅介质材料层以及所述栅极材料层,以得到位于所述沟槽的底部和侧壁的栅介质层及位于所述沟槽内且顶面为弧形面的屏蔽栅极,包括:采用干法刻蚀工艺对所述栅介质材料层以及所述栅极材料层进行第一次同步刻蚀,所述第一次同步刻蚀过程中,所述栅介质材料层的刻蚀去除速率与所述栅极材料层的刻蚀去除速率相同;采用干法刻蚀工艺对第一次同步刻蚀后的所述栅介质材料层及所述栅极材料层进行第二次同步刻蚀,所述第二次同步刻蚀过程中,所述栅介质材料层的刻蚀去除速率大于所述栅极材料层的刻蚀去除速率,以将第一次同步刻蚀后的所述栅极材料层的顶面修正为弧形面而得到所述屏蔽栅极,并得到所述栅介质层。5.根据权利要求4所述的半导体结构的制备方法,其特征在于,所述第一次同步刻蚀过程中,刻蚀气体包括碳基气体、氟基气体以及氧气,其中,碳:氟的原子比介于1:1~1:25之间,碳:氧的原子比介于250:1~1:1之间;刻蚀功率为500W~6000W;所述第二次同步刻蚀过程中,刻蚀气体包括碳基气体、氟基气体以及氧气,其中,碳:氟的原子比介于1:1~1:20之间,碳:氧的原子比介于200:1~1:1之间;刻蚀功率为500W~6000W。6.根据权利要求1所述的半导体结构的制备方法,其特征在于,所述同步刻蚀所述栅介质材料层以及所述栅极材料层,以得到位于所述沟槽的底部和侧壁的栅介质层及位于所述沟槽内且顶面为弧形面的屏蔽栅极,包括:采用干法刻蚀工艺...
【专利技术属性】
技术研发人员:梁玲,李明,邵克坚,李佳俊,曾明鑫,
申请(专利权)人:上海鼎泰匠芯科技有限公司,
类型:发明
国别省市:
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