一种存算一体结构加速计算的装置和方法制造方法及图纸

本发明专利技术涉及一种存算一体结构加速计算的装置和方法。存算一体结构计算加速装置包括：可调延时单元、第一采样保持通道、第二采样保持通道、第一比较通道、第二比较通道和逻辑处理单元，所述第一采样保持通道和第二采样保持通道的输入端均与加法电路的输出端连接；所述第一比较通道和第二比较通道分别与第一采样保持通道和第二采样保持通道连接；所述逻辑处理单元与第一比较通道和第二比较通道连接。通过检测计算结果信号来判断电路是否达到稳态，并自适应控制计算周期来达到加速计算的目的。并自适应控制计算周期来达到加速计算的目的。并自适应控制计算周期来达到加速计算的目的。

【技术实现步骤摘要】
一种存算一体结构加速计算的装置和方法


[0001]本专利技术涉及基于存算一体结构的人工智能计算专用集成电路，特别是涉及存算一体结构加速计算的装置和方法。

技术介绍

[0002]基于存算一体结构的人工智能计算专用集成电路是人工智能硬件计算领域内的一种重要技术，具有广泛的应用背景。在存算一体结构的运算电路中存在模拟外围辅助电路，模拟电路中的寄生效应限制了运算电路的运算速度，运算电路的输入信号变化越大，运算电路的响应时间越长，反之越短，响应时间直接决定了电路的运算速度。
[0003]一般的，设置固定周期的时钟信号作为运算电路的参考信号，周期取决于输入信号最大变化时运算电路的响应时间，输入信号变化小时计算电路在计算周期造成了时间浪费，而增加计算频率会严重降低计算结果的精度。

技术实现思路

[0004]基于此，有必要针对以上问题，提出一种存算一体结构加速计算的装置和方法，在保证精度的前提下提高计算电路的计算速度。
[0005]一种存算一体结构加速计算的装置，包括：
[0006]可调延时单元，用于对时钟信号进行延时，包括第一时钟信号输入端和第一延时时钟信号输出端，其中所述第一时钟信号输入端用于接受时钟信号；所述第一延时时钟信号输出端用于输出经延时后的时钟信号。
[0007]信号特征提取单元，包括多个信号输入端和一个信号输出端，所述多个信号输入端用于接收运算电路的多个运算结果信号；所述信号特征提取单元输出端用于输出包含存算一体运算电路多个运算结果信号响应特征的输出信号。
[0008]第一采样保持通道，包括第二时钟信号输入端、第一信号输入端和第一采样保持输出端，其中所述第二时钟信号输入端用于接受时钟信号；所述第一信号输入端用于接受第一输入信号；所述第一采样保持输出端用于在时钟信号处于高(低)电平时输出第一输入信号，在时钟信号处于低(高)电平时输出时钟信号处于下降(上升)沿时刻第一输入信号的瞬时值；
[0009]第二采样保持通道，包括第三时钟信号输入端、第二信号输入端和第二采样保持输出端，其中所述第三时钟信号输入端与所述可调延时单元连接用于接受所述第一延时时钟信号输出端的延时时钟信号；所述第二信号输入端用于接受第二输入信号；所述第二采样保持输出端用于在时钟信号处于高(低)电平时输出第二输入信号，在时钟信号处于低(高)电平时输出时钟信号处于下降 (上升)沿时刻第二输入信号的瞬时值；
[0010]第一比较通道，包括第一比较输入端、第二比较输入端和第一比较输出端，其中所述第一比较输入端与第一采样保持输出端相连接，第二比较输入端与第二采样保持输出端相连，第一比较输出端用于输出第一比较输入端与第二比较输入端输入信号的比较结果；
[0011]第二比较通道，包括第三比较输入端、第四比较输入端和第二比较输出端，其中所述第三比较输入端与第一采样保持输出端相连接，第四比较输入端与第二采样保持输出端相连，第二比较输出端用于输出第二比较输入端与第一比较输入端输入信号的比较结果；
[0012]逻辑处理单元，包括第一逻辑输入端、第二逻辑输入端、第四时钟信号输入端、第五时钟信号输入端和第一逻辑处理输出端，其中所述第一逻辑输入端和第二逻辑输入端分别与第一比较输出端和第二比较输出端连接；所述第四时钟信号输入端用于接受时钟信号；所述第五时钟信号输入端与第一延时时钟信号输出端连接；第一逻辑输出端与输出端子连接；所述第一逻辑输出端的输出信号将被保存一个时钟周期；
[0013]当所述时钟信号、第一延时时钟输出端的输出信号处于低(高)电平且第一比较输出端或第二比较输出端输出信号同时处于高(低)电平时，第一逻辑输出端的输出为高电平；
[0014]当所述时钟信号或第一延时时钟输出端输出信号处于高电平且第一逻辑输出端输出信号上一时钟周期为高电平时，第一逻辑输出端的输出为高电平；
[0015]输出端子。
[0016]在其中一个实施例中，所述信号特征提取单元的输出信号能统一运算电路每条输出信号链路的响应时间，统一的响应时间以响应时间最长的信号链路决定；所述信号特征提取单元能将稳态建立过程中的电压信号幅值叠加放大，便于第一比较通道和第二比较通道比较。
[0017]在其中一个实施例中，所述第一采样保持通道由第一栅压自举开关和第一采样电容组成；
[0018]所述第二采样保持通道由第二栅压自举开关和第二采样电容组成。
[0019]当所述时钟信号和延时后的时钟信号都处于低电平时，采样保持通道进入保持状态，保持值为时钟信号和延时后时钟信号下降沿时计算单元的输出值；
[0020]在其中一个实施例中，所述第一比较通道包括第一比较器和第二比较器，所述第一比较器的输出端与第二比较器的输入端相连接；
[0021]所述第二比较通道包括第三比较器和第四比较器，所述第三比较器的输出端与第四比较器的输入端相连接。
[0022]根据所述采样保持通道在保持状态下的输出值经过比较通道后的信号判断计算单元输出信号是否处于稳态；
[0023]在其中一个实施例中，所述逻辑处理单元包括：
[0024]组合逻辑单元，包括基本逻辑门电路，与所述第一比较输出端、第二比较输出端、第一延时时钟信号输出端和时钟信号连接；
[0025]时钟信号和延时时钟信号经过组合逻辑单元后得第一保持标志信号，所述第一保持标志信号只在第一采样保持通道和第二采样保持通道都处于保持状态时为高电平，所述第一保持标志信号与比较通道的输出信号相与将采样保持通道在采样阶段的无效信息过滤得到第一输出信号；
[0026]时序逻辑单元，包括基本触发器电路，将第一输出信号的值以时钟信号为周期进行存储得到第二输出信号；所述第一输出信号与第二输出信号相与得到第一逻辑输出端的输出信号。
[0027]本申请还提供了一种存算一体结构，包括：
[0028]如上所述的存算一体结构加速计算的装置；
[0029]ADC电路，包括采样脉冲输入端、采样完成信号输出端和信号采集端。
[0030]所述采样脉冲输入端与上述存算一体结构加速计算装置的输出端子连接，用于接收采样脉冲信号；
[0031]所述采样完成信号输出端与DAC电路连接，用于在采样结束后输出采样完成脉冲信号；
[0032]所述信号采集端与信号特征提取单元连接，用于采集运算电路的输出结果信号；
[0033]DAC电路，包括转换脉冲输入端和多路模拟电压输出端。
[0034]所述转换脉冲输入端用于接收采集完成脉冲信号，多路模拟电压输出端用于输出多路数字信号相对应的模拟信号；
[0035]运算电路，包括多个模拟信号输入端和多个结果输出端，多个模拟信号输入端与DAC电路连接，用于接收数字信号转换后的模拟信号；多个结果输出端与ADC电路连接，用于ADC采样输出；
[0036]在其中一个实施例中，所述ADC电路的采样时钟信号由上述的存算一体结构加速计算装置提供。
[0037]在其中一个实施例中，所述DAC电路本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存算一体结构加速计算的装置,其特征在于，包括：可调延时单元，用于对时钟信号进行延时，包括第一时钟信号输入端和第一延时时钟信号输出端，其中所述第一时钟信号输入端用于接收时钟信号；所述第一延时时钟信号输出端用于输出经延时后的时钟信号。信号特征提取单元，包括多个信号输入端和一个信号输出端，所述多个信号输入端用于接收运算电路的多个运算结果信号；所述信号特征提取单元输出端用于输出包含存算一体运算电路多个运算结果信号响应特征的输出信号。第一采样保持通道，包括第二时钟信号输入端、第一信号输入端和第一采样保持输出端，其中所述第二时钟信号输入端用于接收时钟信号；所述第一信号输入端与所述信号特征提取单元的求和信号输出端连接；所述第一采样保持输出端用于在时钟信号处于高(低)电平时输出第一输入信号，在时钟信号处于低(高)电平时输出时钟信号处于下降(上升)沿时刻第一输入信号的瞬时值；第二采样保持通道，包括第三时钟信号输入端、第二信号输入端和第二采样保持输出端，其中所述第三时钟信号输入端与所述可调延时单元连接用于接收所述第一延时时钟信号输出端的延时时钟信号；所述第二信号输入端与所述信号特征提取单元的求和信号输出端连接；所述第二采样保持输出端用于在时钟信号处于高(低)电平时输出第二输入信号，在时钟信号处于低(高)电平时输出时钟信号处于下降(上升)沿时刻第二输入信号的瞬时值；第一比较通道，包括第一比较输入端、第二比较输入端和第一比较输出端，其中所述第一比较输入端与第一采样保持输出端相连接，第二比较输入端与第二采样保持输出端相连，第一比较输出端用于输出第一比较输入端与第二比较输入端输入信号的比较结果；第二比较通道，包括第三比较输入端、第四比较输入端和第二比较输出端，其中所述第三比较输入端与第一采样保持输出端相连接，第四比较输入端与第二采样保持输出端相连，第二比较输出端用于输出第二比较输入端与第一比较输入端输入信号的比较结果；逻辑处理单元，包括第一逻辑输入端、第二逻辑输入端、第四时钟信号输入端、第五时钟信号输入端和第一逻辑处理输出端，其中所述第一逻辑输入端和第二逻辑输入端分别与第一比较输出端和第二比较输出端连接；所述第四时钟信号输入端用于接收时钟信号；所述第五时钟信号输入端与第一延时时钟信号输出端连接；第一逻辑输出端与输出端子连接；所述第一逻辑输出端的输出信号将被保存一个时钟周期；当所述时钟信号、第一延时时钟输出端的输出信号处于低(高)电平且第一比较通道输出端或第二比较通道输出端输出信号同时处于高(低)电平时，第一逻辑输出端的输出为高电平；当所述时钟信号或第一延时时钟输出端输出信号处于高电平且第一逻辑输出端输出信号上一时钟周期为高电平时，第一逻辑输出端的输出为高电平；输出端子。2.根据权利要求1所述的存算一体结构加速计算的装置，其特征在于，所述信号特征提取单元的输出信号能统一运算电路每条输出信号链路的响应时间，统一的响应时间以响应时间最长的信号链路决定；所述信号特征提取单元能将稳态建立过程中的电压信号幅值叠加放大，便于第一比较通道和第二比较通道比较。
3.根据权利要求1所述的存算一体结构加速计算的装置，其特征在于，所述第一采样保持通道由第一栅压自举开关和第一采样电容组成；所述第二采样保持通道由第二栅压自举开关和第二采样电容组成。当所述时钟信号和延时后的时钟信号都处于低电平时，采样保持通道进入保持状态，保持值为时钟信号和延时后时钟信号下降沿时计算单元的输出值...

【专利技术属性】
技术研发人员：张鑫，汤宇哲，刘学峰，李根，曾应，
申请(专利权)人：湖南大学，
类型：发明
国别省市：