各种实施例涉及一种接收器，所述接收器包括：第一偏置电路，其被配置成基于偏置启用信号和接收启用信号来偏置第一晶体管和第二晶体管；第一节点，其处于所述第一晶体管与第三晶体管之间；第二节点，其处于所述第二晶体管与第四晶体管之间；以及第二偏置电路，其被配置成基于所述偏置启用信号来偏置所述第一节点和所述第二节点，其中所述第三晶体管连接到第一差分输出，且所述第三晶体管的栅极连接到第一差分输入，并且其中所述第四晶体管连接到第二差分输出，且所述第四晶体管的栅极连接到第二差分输入。第二差分输入。第二差分输入。
【技术实现步骤摘要】
用于接收器的快速起动技术和电路
[0001]本文公开的各种示例性实施例大体上涉及用于接收器的快速起动技术和电路，所述接收器例如eUSB/USB中继器等中继器中的接收器。
技术介绍
[0002]嵌入式USB2(eUSB2)规范是对USB2.0规范的补充，通过使USB2.0接口能够在1V或1.2V而非传统的3.3V电源的I/O电压下操作，解决了与高级片上系统(SoC)工艺节点的接口控制器集成相关的问题。eUSB2可实现更小、功率更高效的SoC，继而使工艺节点能够继续调节大小，同时提高智能手机、平板电脑和笔记本电脑等应用的性能。
[0003]随着智能手机和平板电脑等应用继续将越来越多的部件封装成更小的外观尺寸，接口缩小也成为必要。然而，SoC节点大小的持续缩小导致栅极氧化物更薄，只能支持较低电压。对于依赖USB2.0接口的装置，这种趋势可能会导致高级工艺节点面临复杂的设计挑战。
技术实现思路
[0004]下文呈现各种示例性实施例的概述。在以下概述中可能做出了一些简化和省略，旨在突出并介绍各种示例性实施例的一些方面，而非限制本专利技术的范围。在稍后的章节中将给出足以允许本领域的普通技术人员获得且使用本专利技术概念的示例性实施例的详细描述。
[0005]各种实施例涉及一种接收器，所述接收器包括：第一偏置电路，其被配置成基于偏置启用信号和接收启用信号来偏置第一晶体管和第二晶体管；第一节点，其处于所述第一晶体管与第三晶体管之间；第二节点，其处于所述第二晶体管与第四晶体管之间；以及第二偏置电路，其被配置成基于所述偏置启用信号来偏置所述第一节点和所述第二节点，其中所述第三晶体管连接到第一差分输出，且所述第三晶体管的栅极连接到第一差分输入，并且其中所述第四晶体管连接到第二差分输出，且所述第四晶体管的栅极连接到第二差分输入。
[0006]描述各种实施例，其中第二偏置电路包括：串联连接在电压源与接地之间的第五晶体管、电流源和第二开关，其中所述第五晶体管的栅极连接到电流源；以及驱动器/偏置生成电路，其连接在所述第五晶体管的所述栅极与所述第一节点和所述第二节点之间，其中所述第二开关由所述偏置启用信号控制。
[0007]描述各种实施例，其中所述驱动器/偏置生成电路包括：第六晶体管，其连接在所述电压源与所述第一节点之间，所述第六晶体管具有连接到所述第五晶体管的所述栅极的栅极；以及第七晶体管，其连接在所述电压源与所述第二节点之间，所述第七晶体管具有连接到所述第五晶体管的所述栅极的栅极。
[0008]描述各种实施例，另外包括：电容器，其连接在所述第一节点与所述第二节点之间；以及电阻器网络，其连接在所述第一节点与所述第二节点之间。
[0009]描述各种实施例，其中当启用所述偏置启用信号时，所述接收器处于空闲模式。
[0010]描述各种实施例，其中当停用所述接收启用信号时，所述第一晶体管和所述第二晶体管关断。
[0011]描述各种实施例，其中当启用所述接收启用信号并且启用所述偏置启用信号时，所述第一晶体管和所述第二晶体管接通。
[0012]另外各种实施例涉及一种发送驱动器，所述发送驱动器包括：偏置电路，其被配置成基于偏置启用信号来产生偏置电流；第一驱动器电路，其被配置成接收差分输入信号并驱动差分输出信号，其中所述第一驱动器电路由所述偏置电路偏置；逻辑电路，其被配置成基于所述差分输入信号和发送启用信号来产生下拉信号；以及下拉电路，其被配置成基于所述下拉信号来下拉第一驱动器电路的内部节点。
[0013]描述各种实施例，其中所述第一驱动器电路包括：第一晶体管，其连接在所述偏置电路与所述发送驱动器的第一差分输出之间，其中所述第一晶体管的栅极连接到所述发送驱动器的第一差分输入；以及第二晶体管，其连接在所述偏置电路与所述发送驱动器的第二差分输出之间，其中所述第二晶体管的栅极连接到所述发送驱动器的第二差分输入。
[0014]描述各种实施例，其中所述下拉电路包括连接在所述偏置电路与接地之间的第三晶体管，其中所述第三晶体管的栅极连接到所述逻辑电路，并且其中当所述下拉信号被启用时，所述第三晶体管接通并将所述偏置电流拉到接地。
[0015]描述各种实施例，其中所述逻辑电路包括：NOR门，其连接所述第一差分输入和所述第二差分输入；以及AND门，其连接到所述NOR门的输出和所述发送启用信号，其中所述AND门产生所述下拉信号。
[0016]描述各种实施例，另外包括第二驱动器电路，所述第二驱动器电路被配置成接收延迟差分输入信号并结合所述第一驱动器电路驱动差分输出信号，其中所述第二驱动器电路由所述偏置电路基于所述偏置启用信号而偏置。
[0017]描述各种实施例，其中所述第二驱动器电路包括：第四晶体管，其连接在所述第二偏置电路与所述发送驱动器的第一差分输出之间，其中所述第四晶体管的栅极连接到所述发送驱动器的第一延迟差分输入，以及第五晶体管，其连接在所述偏置电路与所述发送驱动器的第二差分输出之间，其中所述第五晶体管的栅极连接到所述发送驱动器的第二延迟差分输入。
[0018]描述各种实施例，其中下拉电路在所述发送启用信号被启用时并且在不存在差分输入信号时下拉第一驱动器电路的内部节点。
[0019]另外各种实施例涉及一种中继器，所述中继器包括：接收器，所述接收器包括：第一偏置电路，其被配置成基于偏置启用信号和接收启用信号来偏置第一晶体管和第二晶体管；第一节点，其处于所述第一晶体管与第三晶体管之间；第二节点，其处于所述第二晶体管与第四晶体管之间；和第二偏置电路，其被配置成基于所述偏置启用信号来偏置所述第一节点和所述第二节点，其中所述第三晶体管连接到第一差分输出，且所述第三晶体管的栅极连接到第一差分输入，并且其中所述第四晶体管连接到第二差分输出，且所述第四晶体管的栅极连接到第二差分输入；以及发送器，所述发送器包括：第三偏置电路，其被配置成基于偏置启用信号来产生偏置电流；第一驱动器电路，其被配置成接收差分输入信号并驱动差分输出信号，其中所述第一驱动器电路由所述第三偏置电路偏置；逻辑电路，其被配
置成基于所述差分输入信号和发送启用信号来产生下拉信号；和下拉电路，其被配置成基于所述下拉信号来下拉所述第一驱动器电路的内部节点。
[0020]描述各种实施例，其中第二偏置电路包括：串联连接在电压源与接地之间的第五晶体管、电流源和第二开关，其中所述第五晶体管的栅极连接到所述电流源；以及驱动器/偏置生成电路，其连接在所述第五晶体管的所述栅极与所述第一节点和所述第二节点之间，其中所述第二开关由所述偏置启用信号控制。
[0021]描述各种实施例，其中所述驱动器/偏置生成电路包括：第六晶体管，其连接在所述电压源与所述第一节点之间，所述第六晶体管具有连接到所述第五晶体管的所述栅极的栅极；以及第七晶体管，其连接在所述电压源与所述第二节点之间，所述第七晶体管具有连接到所述第五晶体管的所述栅极的栅极。
[0022]描述各种实施例，其中所述第一驱动器电路包括：第五晶体管，其连接在所述偏置电路与所述本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种接收器，其特征在于，包括：第一偏置电路，其被配置成基于偏置启用信号和接收启用信号来偏置第一晶体管和第二晶体管；第一节点，其处于所述第一晶体管与第三晶体管之间；第二节点，其处于所述第二晶体管与第四晶体管之间；和第二偏置电路，其被配置成基于所述偏置启用信号来偏置所述第一节点和所述第二节点，其中所述第三晶体管连接到第一差分输出，且所述第三晶体管的栅极连接到第一差分输入，并且其中所述第四晶体管连接到第二差分输出，且所述第四晶体管的栅极连接到第二差分输入。2.根据权利要求1所述的接收器，其特征在于，第二偏置电路包括：串联连接在电压源与接地之间的第五晶体管、电流源和第二开关，其中所述第五晶体管的栅极连接到电流源；以及驱动器/偏置生成电路，其连接在所述第五晶体管的所述栅极与所述第一节点和所述第二节点之间，其中所述第二开关由所述偏置启用信号控制。3.根据权利要求2所述的接收器，其特征在于，所述驱动器/偏置生成电路包括第六晶体管，其连接在所述电压源与所述第一节点之间，所述第六晶体管具有连接到所述第五晶体管的所述栅极的栅极；以及第七晶体管，其连接在所述电压源与所述第二节点之间，所述第七晶体管具有连接到所述第五晶体管的所述栅极的栅极。4.根据权利要求1所述的接收器，其特征在于，另外包括：电容器，其连接在所述第一节点与所述第二节点之间；以及电阻器网络，其连接在所述第一节点与所述第二节点之间。5.根据权利要求1所述的接收器，其特征在于，当启用所述偏置启用信号时，所述接收器处于空闲模式。6.根据权利要求1所述的接收器，其特征在于，当停用所述接收启用信号时，所述第一晶体管和所述第二晶体管关断。7.根据权利要求1所述的接收器，其特征在于，当启用所述接收启用信号并且启用所述偏置启用信号时，所述第一晶体管和所述...
【专利技术属性】
技术研发人员：张旭，赛马克，
申请(专利权)人：恩智浦美国有限公司，
类型：发明
国别省市：
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