本发明专利技术公开了一种支持X86架构的通用多主设备并行片内总线，属于数据传输总线领域。实现支持多个主处理设备与多个从设备之间并行数据传输、支持IO和存储器空间的访问、多种优先权裁决策略、多个等待状态、片内共享地址多路数据SAMD拓扑结构、总线数据对外接口三态复用等功能的通用片内总线，读写数据是复用的，节约PPGA管脚资源。通过测试和仿真，形成通用的ip核，可在不同EDA开发工具、开发环境中应用，具有较强的通用性，能有效避免重复工作、提高工作效率，进而减少研发成本、降低研发时间。降低研发时间。降低研发时间。
【技术实现步骤摘要】
一种支持X86架构的通用多主设备并行片内总线
[0001]本专利技术属于数据传输总线领域，更具体地，涉及一种支持X86架构的通用多主设备并行片内总线。
技术介绍
[0002]在IC和FPGA设计中，广泛采用共享总线式的片上通信，片内总线显得越来越重要，因此片上传输总线设计是最关键的问题。
[0003]目前应用较为广泛的传输总线是Xilnx提供的AXI总线IP核组合(AXI总线接口+AXI Interconnect IP)，它包含在Vivado设计套件中，它能够兼容AMBA总线，是一种多通道传输总线，是一种面向高性能、高带宽、低延迟的片内总线。
[0004]但该总线仅支持ARM公司提出的AMBA专用AXI接口、提供了与EDA工具捆绑专有IP核的开发环境，无法支持其他类型CPU诸如X86架构总线及其他开发环境。同时仲裁机制方面，裁决策略相对单一；只有存储器访问模式；读写数据是分离的，占用PPGA宝贵的管脚资源。
技术实现思路
[0005]针对现有技术的缺陷，本专利技术的目的在于提供一种支持X86架构的通用多主设备并行片内总线，旨在解决现有总线无法支持其他类型CPU诸如X86架构总线及其他开发环境的问题。
[0006]为实现上述目的，本专利技术提供了一种支持X86架构的通用多主设备并行片内总线，所述片内总线基于ip核方式实现，支持多主设备访问、总线接口复用和多种优先级裁决策略，其包括：主设备接口单元、从设备接口单元、总线仲裁器、逻辑控制单元、地址路由器、读数据路由器、写数据路由器、控制信号路由器、地址通道、读数据通道、写数据通道和控制信号通道；
[0007]所述主设备接口单元，用于接收主设备送来的地址、数据及控制信号，分别送往逻辑控制单元和对应路由器，数据收发复用同一管脚；
[0008]所述从设备接口单元，用于接收地址通道、读数据通道、写数据通道、控制信号通道和逻辑控制单元送来的地址、数据及控制信号，送往从设备，数据收发复用同一管脚；
[0009]所述总线仲裁器，用于决定优先级高的主设备获得总线控制权，确保每次只有一个总线主设备发起总线传输；
[0010]所述逻辑控制单元，用于根据主设备地址、控制信号、从设备的应答信号和总线仲裁器信号，产生时序逻辑信号，以控制其他单元；
[0011]所述地址路由器，用于选择优先权最高的主设备的地址信号发送到地址通道；
[0012]所述读数据路由器，用于选择对应的从设备数据信号发送到读数据通道；
[0013]所述写数据路由器，用于选择优先权最高的主设备数据信号发送到写数据通道；
[0014]所述控制信号路由器，用于选择优先权最高的主设备控制信号发送到控制信号通
道；
[0015]所述地址通道，用于承载片内总线地址信息；
[0016]所述读数据通道，用于承载片内总线从设备向主设备方向的数据信息；
[0017]所述写数据通道，用于承载片内总线主设备向从设备方向的数据信息；
[0018]所述控制信号通道，用于承载片内总线控制信号，包括IO读写、存储器读写、总线准备好、总线忙。
[0019]优选地，所述总线仲裁器包含串行优先权，具体为：总线授权信号串行地从一个设备传输到下一个设备，如果到达的设备无总线请求，则继续往下查询，如果有总线请求，则不再往下查询，该设备获得总线控制权。
[0020]优选地，所述总线仲裁器包含并行优先权方式，具体为：由逻辑控制单元、仲裁器组合主设备发出请求线和总线授权线，当设备请求总线访问时，便产生该设备的请求信号，仲裁器的裁决电路决定优先响应哪个设备请求，给该设备发送授权信号。
[0021]优选地，所述逻辑控制单元通过以下方式实现IO读操作的控制：
[0022]总线主设备发起IO读操作；
[0023]获得总线控制权的主设备的发出地址、控制信号、读传输方向和数据宽度，经逻辑控制单元、对应路由器后，在地址通道、控制信号通道形成有效的地址、IO读信号；
[0024]经过地址译码，被选中的从设备通过读数据路由器把有效数据发送到读数据通道后，从设备置数据准备好信号为低，表明数据准备好，主设备可以读取读数据通道上的数据，若数据准备好信号为高，表明数据未准备好，让主设备处于等待状态。
[0025]优选地，所述逻辑控制单元通过以下方式实现IO写操作的控制：
[0026]总线主设备发起IO写操作；
[0027]获得总线控制权的主设备的发出地址、控制信号、写传输方向和数据宽度，经逻辑控制单元、对应路由器后，在地址通道、控制信号通道形成有效的地址、IO写信号；
[0028]经过地址译码，被选中的从设备通过写数据路由器把有效数据发送到写数据通道；
[0029]从设备接收到写数据后，置数据准备好信号为低，通知主设备已接收到数据，可以进行下一次传输，若数据准备好信号为高，表明数据还未接收，让主设备处于等待状态。
[0030]优选地，所述逻辑控制单元通过以下方式实现存储器读操作的控制：
[0031]总线主设备发起存储器读操作；
[0032]获得总线控制权的主设备的发出地址、控制信号、读传输方向和数据宽度，经逻辑控制单元、对应路由器后，在地址通道、控制信号通道形成有效的地址、存储器读信号；
[0033]经过地址译码，被选中的从设备通过读数据路由器把有效数据发送到读数据通道后，从设备置数据准备好信号为低，表明数据准备好，主设备可以读取读数据通道上的数据，如果数据准备好信号为高，表明数据未准备好，让主设备处于等待状态。
[0034]优选地，所述逻辑控制单元通过以下方式实现存储器写操作的控制：
[0035]总线主设备发起存储器写操作；
[0036]获得总线控制权的主设备的发出地址、控制信号、写传输方向和数据宽度，经逻辑控制单元、对应路由器后，在地址通道、控制信号通道形成有效的地址、存储器写信号；
[0037]经过地址译码，被选中的从设备通过写数据路由器把有效数据发送到写数据通
道，从设备接收到写数据后，置数据准备好信号为低，通知主设备已接收到数据，可以进行下一次传输，如果数据准备好信号为高，表明数据还未接收，让主设备处于等待状态。
[0038]总体而言，通过本专利技术所构思的以上技术方案与现有技术相比，具有以下有益效果：
[0039]本专利技术提出一种支持X86架构的通用多主设备并行片内总线，实现支持多个主处理设备与多个从设备之间并行数据传输、支持IO和存储器空间的访问、多种优先权裁决策略、多个等待状态、片内共享地址多路数据SAMD拓扑结构、总线数据对外接口三态复用等功能的通用片内总线，读写数据是复用的，节约PPGA管脚资源。通过测试和仿真，形成通用的ip核，可在不同EDA开发工具、开发环境中应用，具有较强的通用性，能有效避免重复工作、提高工作效率，进而减少研发成本、降低研发时间。
附图说明
[0040]图1为本专利技术提供的一种支持X8本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种支持X86架构的通用多主设备并行片内总线，其特征在于，所述片内总线基于ip核方式实现，支持多主设备访问、总线接口复用和多种优先级裁决策略，其包括：主设备接口单元、从设备接口单元、总线仲裁器、逻辑控制单元、地址路由器、读数据路由器、写数据路由器、控制信号路由器、地址通道、读数据通道、写数据通道和控制信号通道；所述主设备接口单元，用于接收主设备送来的地址、数据及控制信号，分别送往逻辑控制单元和对应路由器，数据收发复用同一管脚；所述从设备接口单元，用于接收地址通道、读数据通道、写数据通道、控制信号通道和逻辑控制单元送来的地址、数据及控制信号，送往从设备，数据收发复用同一管脚；所述总线仲裁器，用于决定优先级高的主设备获得总线控制权，确保每次只有一个总线主设备发起总线传输；所述逻辑控制单元，用于根据主设备地址、控制信号、从设备的应答信号和总线仲裁器信号，产生时序逻辑信号，以控制其他单元；所述地址路由器，用于选择优先权最高的主设备的地址信号发送到地址通道；所述读数据路由器，用于选择对应的从设备数据信号发送到读数据通道；所述写数据路由器，用于选择优先权最高的主设备数据信号发送到写数据通道；所述控制信号路由器，用于选择优先权最高的主设备控制信号发送到控制信号通道；所述地址通道，用于承载片内总线地址信息；所述读数据通道，用于承载片内总线从设备向主设备方向的数据信息；所述写数据通道，用于承载片内总线主设备向从设备方向的数据信息；所述控制信号通道，用于承载片内总线控制信号，包括IO读写、存储器读写、总线准备好、总线忙。2.如权利要求1所述的片内总线，其特征在于，所述总线仲裁器包含串行优先权，具体为：总线授权信号串行地从一个设备传输到下一个设备，如果到达的设备无总线请求，则继续往下查询，如果有总线请求，则不再往下查询，该设备获得总线控制权。3.如权利要求1所述的片内总线，其特征在于，所述总线仲裁器包含并行优先权方式，具体为：由逻辑控制单元、仲裁器组合主设备发出请求线和总线授权线，当设备请求总线访问时，便产生该设备的请求信号，仲裁器的裁决电路决定优先响应哪个设备请求，给该设备发送授权信号。4.如权利要求1所述的片内总线，其特征在于，所述逻辑控制单元通过以下方式实现IO读操作的控制...
【专利技术属性】
技术研发人员：徐雄斌，徐轶言，施政刚，
申请(专利权)人：中国船舶集团有限公司第七〇九研究所，
类型：发明
国别省市：
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