对融合有复制或变换操作的经压缩流进行验证制造技术

本申请公开了对融合有复制或变换操作的经压缩流进行验证。描述了与对融合有(一个或多个)复制或变换操作的经压缩流进行验证有关的方法和装置。在实施例中，压缩逻辑电路系统压缩输入数据并将经压缩数据存储在临时缓冲器中。压缩逻辑电路系统确定与存储在临时缓冲器中的经压缩数据相对应的第一校验和值。解压缩逻辑电路系统执行解压缩

【技术实现步骤摘要】
对融合有复制或变换操作的经压缩流进行验证


[0001]本公开总体上涉及电子学领域。更具体地，实施例涉及对融合有(一个或多个)复制或变换操作的经压缩流进行验证。

技术介绍

[0002]计算系统包括多个存储器层。这些不同的存储器层通常包括较小的存储器(例如，动态随机存取存储器(Dynamic Random Access Memory，DRAM))和较大的存储器(诸如，存储介质)。较小的存储器比较大的存储器更快，并且要由处理器立即消耗的数据通常在传送到较大/较慢的存储器之前被存储在较快/较小的存储器中。
[0003]为了增加存储容量，要存储在较小/较快存储器中的数据可被压缩。然而，数据的压缩(和随后的解压缩)可能对整体系统性能和等待时间产生负面影响。
附图说明
[0004]参考所附附图提供详细描述。在附图中，附图标记最左边的(一个或多个)数字标识该附图标记在其中首次出现的附图。相同的附图标记在不同附图中的使用指示类似或相同的项。
[0005]图1图示可用于一些实施例的用于压缩
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解压缩的系统的各种组件的框图。
[0006]图2图示根据实施例的压缩
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解压缩逻辑的框图。
[0007]图3图示根据实施例的用于对融合有(一个或多个)复制或变换操作的经压缩流进行验证的解压缩描述符。
[0008]图4图示根据实施例的用于对融合有(一个或多个)复制或变换操作的经压缩流进行验证的方法的流程图。
[0009]图5图示根据实施例的解压缩器管线的框图。
[0010]图6A是图示根据实施例的示例性有序管线以及示例性寄存器重命名、乱序发出/执行管线两者的框图。
[0011]图6B是图示根据实施例的要包括在处理器中的有序体系结构核心的示例性实施例和示例性的寄存器重命名、乱序发出/执行体系结构核心两者的框图。
[0012]图7图示根据实施例的SOC(System On Chip，片上系统)封装的框图。
[0013]图8是根据实施例的处理系统的框图。
[0014]图9是根据一些实施例的具有一个或多个处理器核心的处理器的实施例的框图。
[0015]图10是根据实施例的图形处理器的框图。
具体实施方式
[0016]在下列描述中，阐述了众多特定细节以便提供对各实施例的透彻理解。然而，在没有这些特定细节的情况下，也可实施各实施例。在其他实例中，未详细描述公知的方法、过程、组件和电路，以免使特定实施例变得模糊。此外，实施例的各方面可使用各种手段来执
行，诸如集成半导体电路(“硬件”)、组织成一个或多个程序的计算机可读指令(“软件”)、或硬件与软件的某种组合。出于本公开的目的，对“逻辑”的引用应当意指硬件(诸如，逻辑电路系统或更一般地说，电路系统或电路)、软件、固件或它们的某种组合。
[0017]如上所述，存储在较小/较快的存储器(诸如，DRAM或更一般地，随机存取存储器(Random Access Memory,RAM))中的数据可以首先被压缩，以增加有效存储容量。压缩/解压缩操作可以在存储器页级别处执行。在页级别处使用压缩来创建存储器层次体系或层例如对于允许在较快的存储器中存储较大量的数据正变得非常重要。基本想法在于，与将存储器页页出(page out)到盘或其他非易失性存储器中不同，会替代地压缩数据并将其存储在较快的存储器中。目标在于增加有效存储器容量，但具有比交换到诸如存储介质之类的较慢的层更好的性能。与在DRAM容量大得多(并且没有压缩)的系统上运行相比，理想的性能目标是最大化存储器节省(经由页压缩)而对应用的性能影响几乎为零。因此，减少压缩等待时间和解压缩等待时间会极大地辅助这一目标。
[0018]为此，一些实施例提供了一种或多种用于对融合有(一个或多个)复制或变换操作的经压缩流进行验证的技术。在实施例中，硬件压缩或解压缩加速器逻辑(诸如，由加利福尼亚州圣克拉拉市的公司提供的“IAX
TM”或“英特尔分析加速器”)用于减少压缩/解压缩等待时间，同时最大化实现的压缩比率(例如，从而提供动态存储器(例如，RAM/DRAM等)使用节省)。
[0019]相比之下，一些当前的压缩方法由多个步骤组成。当存储器页被压缩时，其压缩大小无法先验地知晓。为了在经压缩的DRAM层中找到目的地缓冲器，需要知晓压缩大小(其需要作为分配调用的输入被提供)。传统上，通过压缩一次以确定大小(但抑制或丢弃输出)，使用该大小来分配存储器，然后使用所分配的目的地缓冲器发出真实/实际压缩操作来解决该“先有鸡还是先有蛋(chicken
‑
and
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egg)”问题。
[0020]由于压缩是昂贵的操作，因此另一种方法是压缩到临时缓冲器，使用确定的大小来分配目的地缓冲器，然后将数据复制到新的目的地缓冲器。除了这些步骤外，针对超可靠的系统，内容服务提供商(Content Service Provider,CSP)旨在最小化在诸如压缩或加密之类的变换操作期间可能引入的任何无声数据损坏(Silent Data Corruption,SDC)错误，并且为此，他们发出用于在提交页交换操作之前解压缩并验证经压缩数据是正确的另一个操作。因此，在该场景下，在存储器页的压缩期间三个操作需要被执行；因此，三个任务需要由压缩/解压缩加速器执行。
[0021]为了解决这些问题，实施例通过融合两个或更多个操作来消除这三个任务中的至少一个，从而按比例改善加速器的性能。因此，一些实施例可以以最小的面积成本和设计复杂性来改善deflate压缩算法的压缩性能。
[0022]此外，实施例为压缩/解压缩加速器逻辑(诸如，IAX)创建了一种新的操作模式，用于将额外的复制操作融合到解压缩
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验证操作中。解压缩
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验证操作类似于常规解压缩，但抑制或以其他方式不使用来自解压缩器逻辑的输出。输出仅在内部被使用以计算校验和或循环冗余码(Cyclic Redundancy Code,CRC)，该校验和或循环冗余码与针对压缩器的输入生成的校验和或循环冗余码进行比较。当这些匹配时，它指示经压缩的比特流没有任何错误并且可以重新生成输入；因此，输入可被丢弃，并且经压缩数据可被提交。
[0023]该新模式融合附加的操作，诸如，将输入流复制到输出流。因此，解压缩器对输入
工作，并生成内部未经压缩流来计算校验和/CRC，而并行硬件逻辑块将输入流复制到输出(如果需要，则具有其他可选的变换操作)。这允许存储器页解压缩流以两个加速器任务、而不是三个加速器任务来完成。
[0024]图1图示可用于一些实施例的用于压缩
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解压缩的系统的各种组件的框图。如图所示，来自DRAM 102的输入可在各个组件处接收，并在处理后被存储在缓存104(例如，最后一级缓存(Last Level Cache，LLC))中。虽然示出/讨论的一些实施例指示输入数据是从DRAM获取的，并且输出本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于对融合有复制或变换操作的经压缩流进行验证的装置，所述装置包括：压缩逻辑电路系统，用于压缩输入数据并用于将经压缩数据存储在临时缓冲器中，其中所述压缩逻辑电路系统用于确定与存储在所述临时缓冲器中的所述经压缩数据相对应的第一校验和值；以及解压缩逻辑电路系统，用于执行解压缩
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验证操作和复制操作，其中所述解压缩
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验证操作用于对存储在所述临时缓冲器中的所述经压缩数据进行解压缩，以确定与来自所述临时缓冲器的经解压缩的数据相对应的第二校验和值，其中所述复制操作用于响应于所述第一校验和值与所述第二校验和值之间的匹配而将所述经压缩数据从所述临时缓冲器传送到目的地缓冲器。2.如权利要求1所述的装置，其中来自所述解压缩逻辑电路系统的所述经解压缩的数据用于被抑制为去往所述目的地缓冲器的输出。3.如权利要求1所述的装置，其中所述第一校验和值和所述第二校验和值包括循环冗余码CRC值。4.如权利要求1所述的装置，其中压缩/解压缩加速器逻辑电路系统包括所述压缩逻辑电路系统和所述解压缩逻辑电路系统。5.如权利要求4所述的装置，其中所述压缩/解压缩加速器逻辑电路系统的解压缩管线中的密码块用于被重复使用以对在去往所述目的地缓冲器途中的所述经压缩数据进行加密。6.如权利要求1所述的装置，包括用于确定所述解压缩
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验证操作是否被启用的逻辑电路系统。7.如权利要求1所述的装置，进一步包括解压缩描述符，用于存储与以下各项中的一项或多项相对应的信息：用于指示所述解压缩
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验证操作是否被启用的比特、源地址、目的地地址、一个或多个解压缩标志、源传送大小和最大目的地大小。8.如权利要求1所述的装置，其中具有一个或多个处理器核心的处理器包括所述压缩逻辑电路系统和所述解压缩逻辑电路系统。9.如权利要求1所述的装置，其中存储在所述目的地缓冲器中的所述经压缩数据用于被提交。10.如权利要求1所述的装置，其中响应于对存储在所述目的地缓冲器中的所述经压缩数据的访问，页错误要被触发，其中所述页错误用于引起所述解压缩逻辑电路系统对存储在所述目的...

【专利技术属性】
技术研发人员：V，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：