用于N金属氧化物半导体（MOS）性能调谐的晶体管结构中的栅极端盖和边界放置制造技术

本公开涉及用于N金属氧化物半导体（MOS）性能调谐的晶体管结构中的栅极端盖和边界放置。一种晶体管结构包括包含第一侧壁的沟道区。栅电极包括第一层，该第一层具有与第一侧壁相邻的第一部分和与栅电极边界侧壁相邻的第二部分。栅电极包括在第一层的第一和第二部分之间的第二层。第一层具有与第一功函数材料相关联的第一组分，并且具有距第一侧壁的第一横向厚度。第二层具有与第二功函数材料相关联的第二组分。根据第二层的第二横向厚度，第二层可以或多或少地调制晶体管结构的阈值电压（V

【技术实现步骤摘要】
用于N金属氧化物半导体（MOS）性能调谐的晶体管结构中的栅极端盖和边界放置

技术介绍

[0001]通常，互补金属氧化物半导体（CMOS）纳米线或纳米带架构内的N
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金属氧化物半导体（MOS）和P
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MOS器件可以在不同的阈值电压下操作。然而，通常期望精细地调谐一个MOS中的阈值电压超过另一个MOS中的阈值电压。因此，存在如下需要：找到一种用于使得能够针对SOC应用可靠地调谐单MOS CMOS器件中的阈值电压的方法。
附图说明
[0002]在附图中作为示例而非作为限制图示了本文中描述的材料。为了图示的简单和清楚起见，图中图示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件被夸大。而且，为了讨论的清楚起见，各种物理特征可以以它们的简化的“理想”形式和几何形状来表示，但是然而要理解，实际的实施方式可以仅近似于所图示的理想情况。例如，可以不顾由纳米制造技术形成的结构的有限粗糙度、圆角和不完美的角交叉特性来绘制平滑表面和方形交叉。此外，在认为适当的情况下，在图之间重复参考标记以指示对应或类似的元件。
[0003]图1A是根据本公开的实施例的包括双层栅电极的NMOS纳米带晶体管的剖面图示。
[0004]图1B是穿过图1A中的结构的线A
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A'的平面图图示，其图示NMOS纳米带晶体管的各种组件。
[0005]图1C是具有图1A中描绘的NMOS晶体管100A的一个或多个特征的NMOS晶体管的剖面图示。
[0006]图2A是根据本公开的实施例的与PMOS纳米带器件结构相邻的包括双层栅电极的NMOS纳米带器件结构的剖面图示。
[0007]图2B是穿过图2A中的结构的线A
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A'的平面图图示，其图示NMOS和PMOS纳米带晶体管的各种组件。
[0008]图2C是根据一些实施例的SRAM电路结构的平面图。
[0009]图2D和2E是根据一些实施例的图2C中所示的SRAM电路结构中的晶体管结构的剖面图示。
[0010]图3是根据本公开的实施例的用于制造诸如图2A中所图示的CMOS纳米带晶体管的方法。
[0011]图4A是根据本公开的实施例的用于制造纳米带晶体管器件的材料层堆叠的剖面图示，其中，材料层堆叠包括多个双层，其中，双层中的每个包括在单晶硅上的牺牲层。
[0012]图4B是通过图案化材料层堆叠而形成的块的剖面图示。
[0013]图4C是在形成在块的第一部分上形成的虚设栅极结构之后的等距图示。
[0014]图4D是在形成与虚设栅极结构相邻的介电间隔物之后的图4C中的结构的等距图示。
[0015]图4E示出在用于去除硬掩模、虚设栅极结构和在去除虚设栅极结构之后暴露的牺
牲层以形成纳米带沟道的工艺之后的图4D的结构。
[0016]图5A是图4E中的结构穿过线A
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A'的剖面图示。
[0017]图5B是在纳米带沟道上以及在衬底上形成栅极介电层之后的图5A中的结构的剖面图示。
[0018]图5C是在用于形成掩模的工艺之后的图5B中的结构的剖面图示。
[0019]图5D是在形成WF层以设定基线NMOS V
T
之后的图5C中的结构的剖面图示。
[0020]图5E是在用于在NMOS WF层上沉积牺牲材料的工艺、接着是平坦化工艺之后的图5D中的结构的剖面图示。
[0021]图5F是在用于去除掩模和牺牲材料并沉积第二WF层的工艺之后的图5E中的结构的剖面图示。
[0022]图6A是在用于从NMOS区去除牺牲材料并在NMOS WF层上沉积第三WF层的工艺之后的图5E中的结构的剖面图示。
[0023]图6B是在用于从PMOS区去除掩模、沉积PMOS WF层的工艺、接着是用于制造CMOS晶体管的平坦化工艺之后的图6A中的结构的剖面图示。
[0024]图7A示出根据一些实施例的包括晶体管结构的存储器单元的剖面图示。
[0025]图7B是根据一些实施例的图7A中所示的存储器单元的剖面图示。
[0026]图7C和7D是根据一些实施例的存储器元件材料堆叠的剖面图示。
[0027]图8示出根据本公开的实施例的计算设备。
[0028]图9示出集成电路（IC）结构。
具体实施方式
[0029]在附图中作为示例而非作为限制图示了本文中描述的材料。为了图示的简单和清楚起见，图中图示的元件不一定按比例绘制。例如，为了清楚起见，一些元件的尺寸可能相对于其它元件被夸大。而且，为了讨论的清楚起见，各种物理特征可以以它们的简化的“理想”形式和几何形状来表示，但是然而要理解，实际的实施方式可以仅近似于所图示的理想情况。例如，可以不顾由纳米制造技术形成的结构的有限粗糙度、圆角和不完美的角交叉特性来绘制平滑表面和方形交叉。此外，在认为适当的情况下，在图之间重复参考标记以指示对应或类似的元件描述在单MOS和CMOS架构中的NMOS边界壁的放置。在以下描述中，阐述许多具体细节，诸如结构方案和详细的制造方法，以便提供对本公开的实施例的透彻理解。对于本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实践本公开的实施例。在其它示例中，较不详细地描述众所周知的特征，诸如晶体管的操作和与电容器相关联的切换操作，以便不会不必要地模糊了本公开的实施例。此外，要理解，图中所示的各种实施例是说明性表示，并且不一定按比例绘制。
[0030]在一些示例中，在以下描述中，以框图形式而非详细地示出众所周知的方法和器件，以避免模糊了本公开。在整个本说明书中对“实施例”或“一个实施例”或“一些实施例”的引用意味着结合实施例描述的特定特征、结构、功能或特性被包括在本公开的至少一个实施例中。因此，在整个本说明书中的各个地方中的短语“在实施例中”或“在一个实施例中”或“一些实施例”的出现不一定指代本公开的相同实施例。此外，特定特征、结构、功能或
特性可以以任何合适的方式组合在一个或多个实施例中。例如，在与两个实施例相关联的特定特征、结构、功能或特性不是相互排斥的任何地方，第一实施例可以与第二实施例组合。
[0031]如在说明书和所附权利要求中所使用的，单数形式“一”、“一个”和“该”旨在也包括复数形式，除非上下文另外清楚地指示。还将理解，如本文中所使用的术语“和/或”指代并涵盖相关联的所列项目中的一个或多个的任何和所有可能的组合。
[0032]术语“耦合”和“连接”以及它们的派生词可以在本文中用于描述组件之间的功能或结构关系。应当理解，这些术语不旨在作为彼此的同义词。相反，在特定实施例中，“连接”可以用于指示两个或更多个元件彼此直接物理、光学或电接触。“耦合”可以用于指示两个或更多个元件彼此直接或间接（在它们之间具有其它中间元件）物理、电或磁接触，和/或两个或更多个元件彼此协作或交互（例如，如在因果关系中）。
[0033]如本文中所使用的术语“在
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【技术保护点】

【技术特征摘要】
1.一种器件结构，包括：包括第一侧壁的沟道区；耦合到沟道区的相对端的源极区和漏极区；以及在所述源极区与所述漏极区之间的栅电极，所述栅电极包括：第一层，所述第一层包括与所述第一侧壁相邻的第一部分和与边界侧壁相邻的第二部分，所述边界侧壁与所述第一侧壁隔开；和第二层，所述第二层直接与所述第一层相邻，并且占据所述第一层的所述第一部分和所述第二部分之间的空间；其中：所述第一层具有与第一功函数相关联的第一组分；所述第一层的所述第一部分具有距所述第一侧壁的第一横向厚度；所述第二层具有与第二功函数相关联的第二组分，并且具有第二横向厚度；以及所述第二横向厚度与所述第一横向厚度的比率小于三。2.根据权利要求1所述的器件结构，其中，所述边界侧壁包括介电材料，并且远离与所述第一侧壁相邻的栅极介电层第一距离。3.根据权利要求1所述的器件结构，其中，所述第一层的所述第二部分具有距所述边界侧壁的第三横向厚度，所述第三横向厚度基本上等于所述第一横向厚度，并且其中，所述第一横向厚度和所述第二横向厚度每个具有2nm的最小值。4.根据权利要求1
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3中任一项所述的器件结构，其中：所述沟道区是堆叠中的多个沟道区中的一个，所述沟道区中的每一个包括第一侧壁和与所述第一侧壁相对的第二侧壁；所述第一层包括在所述第二层下方的第三部分，其中，所述第三部分与所述第一部分和所述第二部分邻接。5.根据权利要求4所述的器件结构，其中，所述多个沟道区是第一晶体管的第一多个沟道区，并且其中，所述第一层的所述第二部分直接与第二晶体管的第二栅电极相邻，所述第二晶体管包括：堆叠中的第二多个沟道区，所述第二多个沟道区中的每一个包括第一侧壁；耦合到所述第二多个沟道区的端的第二源极和第二漏极；以及第二栅极介电层，所述第二栅极介电层在所述第二栅电极与所述第二多个沟道区之间，其中，所述第二栅电极包括第三功函数材料。6.根据权利要求5所述的器件结构，其中，所述第一多个沟道区的所述第一侧壁与第二多个沟道区的所述第一侧壁横向隔开距离，其中，所述第二栅电极具有第四横向厚度，所述第四横向厚度等于所述距离减去所述第一厚度、所述第二厚度、所述第一层的所述第二部分的第三厚度、所述第一栅极介电层的厚度和所述第二栅极介电层的厚度之和之间的差。7.根据权利要求5所述的器件结构，其中，所述第二横向厚度与所述第一横向厚度的比率大于0且小于2.5。8.根据权利要求5所述的器件结构，其中，所述第一栅极介电层和所述第二栅极介电层包括相同的材料，并且所述第三功函数材料具有与所述第二功函数材料相同的组分。9.根据权利要求4所述的器件结构，其中，所述第一层围绕所述多个沟道区中的每一
个，其中，所述第二层的第二部分与所述沟道区的与所述第一侧壁相对的第二侧壁相邻，并且具有是所述第一横向厚度的比所述第二横向厚度与所述第一横向厚度的比率大的倍数的横向厚度。10.根据权利要求5所述的器件结构，其中，所述器件结构还包括第三晶体管，所述第三晶体管包括第三栅电极，所述第三栅电极包括：第三层，所述第三层包括与第一功函数相关联的所述第一材料；以及直接与所述第三层相邻...

【专利技术属性】
技术研发人员：A，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：