一种单层多晶硅存储器及其操作方法技术

本发明专利技术提供一种单层多晶硅存储器及其操作方法，存储器包括：第一晶体管和控制管。第一晶体管包括：第一阱区，接出第一连接端；第一栅极层，位于第一阱区上；第一漏区，位于第一栅极层的一侧且延伸至部分第一栅极层底部的第一阱区中；第一掺杂区，位于第一漏区内且被第一漏区包裹，第一掺杂区与第一栅极层横向间隔设置；第一掺杂区的导电类型和第一阱区的导电类型相同且和第一漏区的导电类型相反，第一掺杂区、第一漏区和第一阱区构成第一双极型晶体管。控制管包括：第二阱区和位于第二阱区上的第二栅极层，第二阱区接出控制端，第二栅极层和第一栅极层电连接构成浮栅节点。本发明专利技术的存储器的擦写速度快、数据保持能力好、可擦写次数增加。数增加。数增加。

【技术实现步骤摘要】
一种单层多晶硅存储器及其操作方法


[0001]本专利技术涉及半导体存储领域，具体涉及一种单层多晶硅存储器及其操作方法。

技术介绍

[0002]由于物联网的快速发展，以及智能手机、可穿戴设备、医疗电子等移动产品的不断更新，智能功率集成电路（Smart Power Integrated Circuit，SPIC）成为了热门的研究方向。而对于SPIC的重要组成部分的非挥发存储器（Non
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Volatile Memory，NVM），人们也提出了不同的解决方案。NVM是一种可以在不通电的情况下长时间保存所需要的数据的存储器，通常被用来存储一些指令代码、账号密码，以及实现电路修调的控制等。
[0003]目前几种常用的非挥发存储器包括可擦除编程只读存储器（Erasable Programmable Read
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Only Memory，EPROM）、电可擦除编程只读存储器（Electrically Erasable Programmable Read
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Only Memory，EEPROM）、浮栅型闪存存储器以及阻变存储器（Resistive Random Access Memory，ReRAM）、铁电存储器（Ferroelectric Random Access Memory，FeRAM）、相变存储器（Phase Change Memory，PCM）等新型存储器，但这些存储器都需要增加额外的掩模版和工艺步骤，才能与标准互补金属氧化物半导体（Complementary Metal Oxide Semiconductor，CMOS）工艺以及功率集成电路常用的单片集成工艺技术（Bipolar CMOS DMOS，BCD）工艺兼容，增加了成本。
[0004]单层多晶硅嵌入式非挥发存储器（Single Poly Embedded Non
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volatile Memory，Single POLY eNVM），简称单层多晶硅存储器，其不需要增加额外的掩模版层数，就能实现基本的存储功能，节省了开发成本和开发时间。常用的单层多晶硅存储器有2
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3个金属氧化物半导体（Metal
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Oxide
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Semiconductor，MOS）晶体管或MOS电容组成，分别构成2T结构（参见图1）和3T结构（参见图2）。但是一般的单层多晶硅存储器主要通过Fowler
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Nordheim（FN）隧穿来进行多晶硅栅的写入和擦除，需较高的擦写电压；而且在BCD（Bipolar
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CMOS
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DMOS）工艺中，MOS晶体管或MOS电容的栅氧层通常要比标准工艺要厚，则所需的擦写电压更大，速度就更慢，也更容易损坏氧化层，导致数据的保持能力也变弱，可擦写的次数少。
[0005]因此，亟需一种能够提高擦写速度、减小擦写所需电压、提高数据的保持能力、增加可擦写的次数，同时依然要保证能与现有工艺直接兼容的单层多晶硅嵌入式非挥发存储器。

技术实现思路

[0006]因此，本专利技术要解决的技术问题在于克服现有技术中单层多晶硅嵌入式非挥发存储器擦写速度慢、数据保持能力差和可擦写次数少的缺陷，从而提供一种单层多晶硅存储器及其操作方法。
[0007]本专利技术的第一方面提供一种存储器，包括：第一晶体管和控制管。第一晶体管包括：第一阱区，第一阱区接出第一连接端；第一栅极层，位于第一阱区上；第一漏区，位于第
一栅极层的一侧且延伸至部分第一栅极层底部的第一阱区中；第一掺杂区，位于第一漏区内且被第一漏区包裹，第一掺杂区与第一栅极层横向间隔设置；第一掺杂区的导电类型和第一阱区的导电类型相同且和第一漏区的导电类型相反，第一掺杂区、第一漏区和第一阱区构成第一双极型晶体管。控制管包括：第二阱区和位于第二阱区上的第二栅极层，第二阱区接出控制端，第二栅极层和第一栅极层电连接构成浮栅节点。
[0008]可选的，存储器为3T结构；还包括：第二晶体管；第二晶体管的导电类型和第一晶体管的导电类型相反；第一晶体管为读出管，第二晶体管为隧穿管。第二晶体管包括：第三阱区，与第一阱区和第二阱区均间隔设置，第三阱区接第二连接端；第三栅极层，位于第三阱区上，第三栅极层与第二栅极层和第一栅极层电连接；第三漏区，位于第三栅极层的一侧且延伸至部分第三栅极层底部的第三阱区中；第二掺杂区，位于第三漏区内被第三漏区包裹，第二掺杂区与第三栅极层横向间隔设置；第二掺杂区的导电类型和第三阱区的导电类型相同且和第三漏区的导电类型相反，第二掺杂区、第三漏区和第三阱区构成第二双极型晶体管。
[0009]可选的，存储器为2T结构，第一晶体管为隧穿管。
[0010]可选的，第一晶体管为PMOS，第一漏区的导电类型为P型，第一掺杂区的导电类型为N型。
[0011]可选的，第一晶体管为NMOS，第一漏区的导电类型为N型，第一掺杂区的导电类型为P型。
[0012]可选的，控制管包括场效应晶体管或MOS电容。
[0013]可选的，第二掺杂区与第三栅极层之间的横向间隔距离为100nm~10μm。
[0014]可选的，第二掺杂区的掺杂浓度为第三阱区的掺杂浓度的10倍~105倍。
[0015]可选的，第一掺杂区与第一栅极层的横向间隔距离为100nm~10μm。
[0016]可选的，第一掺杂区的掺杂浓度为第一阱区的掺杂浓度的10倍~105倍。
[0017]可选的，控制管的电容值与第一晶体管的电容值的耦合比大于或者等于80%且小于1。
[0018]可选的，第一晶体管的电容值和控制管的电容值之和与第一晶体管的电容值、控制管的电容值、第二晶体管的电容值之和的比值大于或等于80%且小于1；控制管的电容值和第二晶体管的电容值之和与第一晶体管的电容值、控制管的电容值、第二晶体管的电容值之和的比值大于或等于80%且小于1。
[0019]可选的，第二栅极层底部的沟道区的面积为第一栅极层底部的沟道区的面积的10倍至30倍。
[0020]可选的，第二栅极层底部的沟道区的面积为第三栅极层底部的沟道区的面积的10倍至30倍。
[0021]本专利技术的第二方面提供一种存储阵列，包括多个前述存储器。
[0022]本专利技术的第三方面提供一种前述存储阵列的操作方法，包括：在被选中的存储器的浮栅节点写入“1”或“0”时，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。
[0023]可选的，第一晶体管为PMOS。在被选中的存储器的浮栅节点写入“1”时，控制端接第一编程电位，第一连接端接第一中间电位，第一掺杂区接第一电位，第一晶体管的源区浮
空，第一中间电位小于第一编程电位且大于第一电位，第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。在读取被选中的存储器的浮栅节点存储的数据时，控制端接第一读取电位，第一连接端和第一晶体管的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器，其特征在于，包括：第一晶体管和控制管；所述第一晶体管包括：第一阱区，所述第一阱区接出第一连接端；第一栅极层，位于所述第一阱区上；第一漏区，位于所述第一栅极层的一侧且延伸至部分所述第一栅极层底部的所述第一阱区中；第一掺杂区，位于所述第一漏区内且被所述第一漏区包裹，所述第一掺杂区与所述第一栅极层横向间隔设置；所述第一掺杂区的导电类型和第一阱区的导电类型相同且和所述第一漏区的导电类型相反，所述第一掺杂区、所述第一漏区和所述第一阱区构成第一双极型晶体管；所述控制管包括：第二阱区和位于所述第二阱区上的第二栅极层，所述第二阱区接出控制端，所述第二栅极层和所述第一栅极层电连接构成浮栅节点。2.根据权利要求1所述的存储器，其特征在于，所述存储器为3T结构；还包括：第二晶体管；所述第二晶体管的导电类型和所述第一晶体管的导电类型相反；所述第一晶体管为读出管，第二晶体管为隧穿管；所述第二晶体管包括：第三阱区，与所述第一阱区和所述第二阱区均间隔设置，所述第三阱区接第二连接端；第三栅极层，位于所述第三阱区上，所述第三栅极层与所述第二栅极层和所述第一栅极层电连接；第三漏区，位于所述第三栅极层的一侧且延伸至部分所述第三栅极层底部的所述第三阱区中；第二掺杂区，位于所述第三漏区内被所述第三漏区包裹，所述第二掺杂区与所述第三栅极层横向间隔设置；所述第二掺杂区的导电类型和所述第三阱区的导电类型相同且和所述第三漏区的导电类型相反，所述第二掺杂区、所述第三漏区和所述第三阱区构成第二双极型晶体管。3.根据权利要求1所述的存储器，其特征在于，所述存储器为2T结构，所述第一晶体管为隧穿管。4.根据权利要求1所述的存储器，其特征在于，所述第一晶体管为PMOS，第一漏区的导电类型为P型，所述第一掺杂区的导电类型为N型。5.根据权利要求1所述的存储器，其特征在于，所述第一晶体管为NMOS，第一漏区的导电类型为N型，所述第一掺杂区的导电类型为P型。6.根据权利要求1所述的存储器，其特征在于，所述控制管包括场效应晶体管或MOS电容。7.根据权利要求2所述的存储器，其特征在于，所述第二掺杂区与所述第三栅极层之间的横向间隔距离为100nm~10μm。8.根据权利要求2所述的存储器，其特征在于，所述第二掺杂区的掺杂浓度为所述第三阱区的掺杂浓度的10倍~105倍。9.根据权利要求1所述的存储器，其特征在于，所述第一掺杂区与所述第一栅极层的横向间隔距离为100nm~10μm。10.根据权利要求1所述的存储器，其特征在于，所述第一掺杂区的掺杂浓度为所述第一阱区的掺杂浓度的10倍~105倍。11.根据权利要求1所述的存储器，所述控制管的电容值与所述第一晶体管的电容值的耦合比大于或者等于80%且小于1。12.根据权利要求2所述的存储器，所述第一晶体管的电容值和所述控制管的电容值之和与所述第一晶体管的电容值、所述控制管的电容值、所述第二晶体管的电容值之和的比
值大于或等于80%且小于1；所述控制管的电容值和所述第二晶体管的电容值之和与所述第一晶体管的电容值、所述控制管的电容值、所述第二晶体管的电容值之和的比值大于或等于80%且小于1。13.根据权利要求1所述的存储器，所述第二栅极层底部的沟道区的面积为所述第一栅极层底部的沟道区的面积的10倍至30倍。14.根据权利要求2所述的存储器，所述第二栅极层底部的沟道区的面积为所述第三栅极层底部的沟道区的面积的10倍至30倍。15.一种存储阵列，其特征在于，包括多个如权利要求1至14任意一项所述的存储器。16.一种如权利要求15所述的存储阵列的操作方法，其特征在于，包括：在被选中的存储器的浮栅节点写入“1”或“0”时，所述第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。17.根据权利要求16所述的存储阵列的操作方法，其特征在于，第一晶体管为PMOS；在被选中的存储器的浮栅节点写入“1”时，控制端接第一编程电位，所述第一连接端接第一中间电位，所述第一掺杂区接第一电位，所述第一晶体管的源区浮空，所述第一中间电位小于所述第一编程电位且大于所述第一电位，所述第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏；在读取被选中的存储器的浮栅节点存储的数据时，所述控制端接第一读取电位，所述第一连接端和所述第一晶体管的源区接电源电位，所述第一掺杂区接地电位，所述第一读取电位小于或等于所述电源电位且大于所述地电位，所述第一掺杂区作为第一双极型晶体管的发射极正偏，第一阱区作为第一双极型晶体管的集电极反偏。18.根据权利要求17所述的...

【专利技术属性】
技术研发人员：高瑞彬，许军，李真，
申请(专利权)人：清华大学，
类型：发明
国别省市：