半导体元件及其形成方法技术

一种半导体元件及其形成方法，其中该方法包括：形成图案化介电层，包括字线预定区与拾取颈预定区，字线预定区与拾取颈预定区具有第一间距，且拾取颈预定区内的图案化介电层具有第二间距，其中第一间距小于或等于第二间距；于图案化介电层的侧壁上形成间隔物；将字线预定区的连接部的间隔物与字线预定区的其余部分的间隔物截断；形成遮罩图案，包括第一部分跨越连接部与拾取颈预定区，其中字线预定区的其余部分的间隔物与遮罩图案的第一部分具有间隔；以及形成虚设结构、字线、以及拾取颈，其中虚设结构位于字线和拾取颈之间，可以达到提升工艺容许度并降低制造成本的目标。升工艺容许度并降低制造成本的目标。升工艺容许度并降低制造成本的目标。

【技术实现步骤摘要】
半导体元件及其形成方法


[0001]本专利技术是关于半导体元件及其形成方法，特别是一种快闪存储器的形成。

技术介绍

[0002]在半导体制造过程中，通过光刻和刻蚀工艺来图案化各种部件。当元件尺寸不断缩小时，快闪存储器的制造方法仍有许多问题需要改善，因此提升工艺容许度并降低制造成本为业界企求达成的目标。

技术实现思路

[0003]一种半导体元件的形成方法，包括：提供衬底，衬底上形成导电层；于导电层上形成图案化介电层，图案化介电层包括：字线预定区；一对选择栅极预定区，其中字线预定区设置于选择栅极预定区之间；拾取颈预定区，环绕选择栅极预定区，其中字线预定区与拾取颈预定区具有横向的第一间距，且拾取颈预定区内的图案化介电层具有横向的第二间距，其中第一间距小于或等于第二间距；于图案化介电层的侧壁上形成间隔物，在形成间隔物之后，移除图案化介电层；将字线预定区的连接部的间隔物与字线预定区的其余部分的间隔物截断；于间隔物上形成遮罩图案，遮罩图案包括第一部分，第一部分横向地跨越连接部的间隔物与拾取颈预定区的一部分的间隔物，其中字线预定区的其余部分的间隔物与遮罩图案的第一部分具有横向的间隔；以及以遮罩图案及间隔物为刻蚀遮罩，对导电层进行刻蚀工艺以形成虚设结构、多个字线、一对选择栅极、以及多个对拾取颈，其中虚设结构横向地位于些字线和拾取颈之间。
[0004]一种半导体元件，包括：多个字线；一对选择栅极，其中字线位于选择栅极之间；多个对拾取颈，围绕选择栅极；以及虚设结构，横向地位于字线和拾取颈之间，其中虚设结构与字线具有横向地间隔。
[0005]由于在先前工艺中进行栅极绝缘切割，使多个字线和多个对拾取颈成为多个独立且正常运作的结构，避免导通所造成的短路。虚设结构的设置大幅减少了疏离电路空间，降低刻蚀工艺对多个字线尾端和拾取颈于转折处的线型结构所产生的刻蚀负载效应，亦减少其于转折处的线型结构碗型化或断裂。
附图说明
[0006]图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A、图9A和图10、图11、图12、图13、图14、图15、图16、图17是根据本专利技术的一些实施例，绘示出形成快闪存储器的中间阶段的俯视图。
[0007]图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B、图9B和图6C、图7C、图8C、图9C是根据本专利技术的一些实施例，绘示出形成快闪存储器的中间阶段的剖面示意图。
[0008]附图标号
[0009]10:快闪存储器
[0010]10P:拾取颈预定区
[0011]10S:选择栅极预定区
[0012]10W:字线预定区
[0013]10W
‑
C:连接部
[0014]20:快闪存储器
[0015]20P:拾取颈预定区
[0016]20S:选择栅极预定区
[0017]20W:字线预定区
[0018]20W
‑
C:连接部
[0019]100:衬底
[0020]104:第一聚合物层
[0021]106:图案化第一聚合物层
[0022]108:导电层
[0023]110:图案化导电层
[0024]112:第一介电层
[0025]114:图案化第一介电层
[0026]116:第二介电层
[0027]118:图案化第二介电层
[0028]120:第二聚合物层
[0029]122:图案化第二聚合物层
[0030]124:第三介电层
[0031]126:图案化第三介电层
[0032]128:第一抗反射涂层
[0033]130:图案化第一抗反射涂层
[0034]134:第一遮罩图案
[0035]140:间隔物材料层
[0036]142:间隔物
[0037]150:第一光阻层
[0038]154:第二抗反射涂层
[0039]160:第二遮罩图案
[0040]170:第二光阻层
[0041]174:第三抗反射涂层
[0042]180:第三遮罩图案
[0043]180A:第一部分
[0044]180B:第二部分
[0045]180C:第三部分
[0046]200:虚设结构
[0047]210:字线
[0048]220:选择栅极
[0049]230:拾取颈
[0050]B
‑
B
’
:线段
[0051]C
‑
C
’
:线段
[0052]D1:第一间距
[0053]D2:第二间距
[0054]S:间隔
具体实施方式
[0055]图1A
‑
图9A、图9B和图9C是根据本专利技术的一些实施例，绘示出形成快闪存储器10中间阶段的俯视图及其对应的剖面示意图。在本实施例中，快闪存储器10为反及型(“not and”,NAND)快闪存储器。如图9A所示，快闪存储器10包括：多个字线210、位在多个字线210纵向地，例如在Y方向上的两侧并包夹多个字线210的一对选择栅极(select gate)220、围绕选择栅极220的多个对拾取颈(pick
‑
up neck)230、以及横向地位于多个字线210和多个对拾取颈230之间的虚设结构200。
[0056]虚设结构200能有效地降低在多个字线210尾端的刻蚀负载效应，避免碗型化(bowling)甚至断裂的产生。虚设结构200与多个字线210具有横向的间隔S，其中间隔S例如介于10nm和150nm之间。若间隔S大于150nm，则疏离电路空间仍可能造成在多个字线210尾端的刻蚀负载效应，导致碗型化甚至断裂的产生。另一方面，若间隔S小于10nm，工艺宽裕度不易控制，可能使得虚设结构200与多个字线210物理接触而导通造成短路。虚设结构200为非连续性结构，且可设计成各种形状。在一特定实施例中，虚设结构200可包括多个弹头形状的结构，如图9A所示。
[0057]请参照图1A，可在衬底100之上依序形成导电层108、第一介电层112、第二介电层116、和第三介电层124等用来形成快闪存储器10的多个膜层(于下详述)，在图1A中仅绘示出第三介电层124。之后，可在第三介电层124上形成第一遮罩图案134，其包括字线预定区10W、一对选择栅极预定区10S、以及拾取颈预定区10P。在后续的工艺中，可在字线预定区10W、选择栅极预定区10S、以及拾取颈预定区10P分别形成多个字线210、一对选择栅极220、以及多个对拾取颈230。图9A中的虚设结构200将由图1A中的字线预定区10W的连接部10W
‑
C和一部分的选择栅极预定区10S所定义的图案形成。连接部10W
‑
C包括多个U型结构，连接字线预定区10W中每两个邻近的条状结构。<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件的形成方法，其特征在于，包括：提供一衬底，该衬底上形成有一导电层；于该导电层上形成一图案化介电层，该图案化介电层包括：一字线预定区；一对选择栅极预定区，其中该字线预定区设置于该对选择栅极预定区之间；一拾取颈预定区，环绕该对选择栅极预定区，其中该字线预定区与该拾取颈预定区具有横向的一第一间距，且该拾取颈预定区内的该图案化介电层具有横向的一第二间距，其中该第一间距小于或等于该第二间距；于该图案化介电层的侧壁上形成一间隔物，在形成该间隔物之后，移除该图案化介电层；将该字线预定区的一连接部的该间隔物与该字线预定区的其余部分的该间隔物截断；于该间隔物上形成一遮罩图案，该遮罩图案包括一第一部分，该第一部分横向地跨越该连接部的该间隔物与该拾取颈预定区的一部分的该间隔物，其中该字线预定区的其余部分的该间隔物与该遮罩图案的该第一部分具有横向的一间隔；以及以该遮罩图案及该间隔物为刻蚀遮罩，对该导电层进行一刻蚀工艺以形成一虚设结构、多个字线、一对选择栅极、以及多个对拾取颈，其中该虚设结构横向地位于所述多个字线和所述多个对拾取颈之间。2.如权利要求1所述的半导体元件的形成方法，其特征在于，于该衬底上形成该图案化介电层之前，更包括形成一聚合物层于该导电层上，其中形成该间隔物包括顺应性地沉积一间隔物材料层及回蚀该间隔物材料...

【专利技术属性】
技术研发人员：周信宏，蔡高财，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：