本申请案涉及包含组合逻辑单元的集成电路。一种集成电路(500)及其形成方法。所述集成电路(500)包含在半导体衬底(505)上方的标准逻辑单元(510，540)及组合逻辑单元(550)。每一标准逻辑单元(510，540)包含标准高度(H)、单位宽度(UW)的整数倍的宽度、第一及第二电力轨(515，525)，及经配置以实施产生单个逻辑输出(OUTPUT 1，OUTPUT2)的逻辑功能的至少一个晶体管(TR1，TR2)及互连件(532，545)。所述组合逻辑单元(550)包含所述标准高度(H)、所述单位宽度(UW)的整数倍的宽度、所述第一及第二电力轨(515，525)及经配置以实施第一逻辑功能及第二逻辑功能的至少两个晶体管(TR3，TR4)及互连件(555)。所述第一及第二逻辑功能分别产生第一及第二逻辑输出(OUTPUT 3，OUTPUT 4)。所述互连件(555)经配置以将所述第一逻辑输出(OUTPUT 3)及所述第二逻辑输出(OUTPUT 4)引导到所述组合逻辑单元(550)之外的目的地。导到所述组合逻辑单元(550)之外的目的地。导到所述组合逻辑单元(550)之外的目的地。
【技术实现步骤摘要】
包含组合逻辑单元的集成电路
[0001]本公开大体上涉及集成电路，且更具体来说，涉及包含组合逻辑单元的集成电路，以及操作及形成所述集成电路的方法。
技术介绍
[0002]逻辑单元包含经配置以执行逻辑功能的晶体管，例如(但不限于)反相器、NAND门及NOR门。标准逻辑单元的晶体管以输出驱动电流容量执行逻辑功能。数字库中的标准逻辑单元在标准高度及不同宽度内执行单个逻辑功能。
[0003]还存在以较低功率电平执行逻辑功能的逻辑单元(也称为“低驱动逻辑单元”)。低驱动标准逻辑单元的晶体管以较低输出驱动电流容量执行逻辑功能。数字库中的低驱动标准逻辑单元也在标准高度及不同宽度内执行单个功能。低驱动标准逻辑单元可提供(但不限于)标准逻辑单元的输出驱动电流容量的四分之一或一半。
[0004]归因于功率电平的降低，低驱动标准逻辑单元的晶体管具有比在更高功率电平下的标准逻辑单元的对应晶体管更小的特征大小(例如，更小的晶体管宽度)。由于针对标准逻辑单元的标准(固定)高度，与具有更高输出驱动电流容量的对应标准逻辑单元相比，低驱动标准逻辑单元通常具有额外未使用空间。
[0005]换句话说，低驱动标准逻辑单元经特定设计以消耗较低功率。然而，由于具有由前端布局规则及节距确定的相同单元宽度，大多数低驱动标准逻辑单元具有与在更高功率电平下的标准逻辑单元相同或类似的面积。因此，通常低驱动标准逻辑单元仅具有功率增益，而没有面积增益。因此，低驱动标准逻辑单元经常经历对半导体裸片(也称为“裸片”)面积的低效利用。
[0006]因此，需要的是一种集成电路及形成所述集成电路的补充方法，所述集成电路包含用于执行逻辑功能的逻辑单元，所述逻辑单元在与其相关联的标准(固定)高度的约束内高效地利用裸片面积。
技术实现思路
[0007]这些及其它问题通常通过包含集成电路及形成所述集成电路的方法的本公开的有利实例来解决或规避，并且通过所述有利实例来大体实现技术优势。在一个实例中，所述集成电路包含成行布置在半导体衬底上方的多个逻辑单元，其包含标准逻辑单元及至少一个组合逻辑单元。每一标准逻辑单元包含标准高度、是单位宽度的整数倍的宽度、沿一侧的第一电力轨、沿第二相对侧的第二电力轨，及至少一个晶体管及互连件，其经配置以实施逻辑功能，所述逻辑功能在操作时产生所述标准逻辑单元的单个逻辑输出。所述组合逻辑单元包含所述标准高度、所述单位宽度的整数倍的宽度、沿一侧的所述第一电力轨、沿第二相对侧的所述第二电力轨，及至少两个晶体管及互连件，其经配置以实施第一逻辑功能及第二逻辑功能。所述第一逻辑功能及所述第二逻辑功能分别产生第一逻辑输出及第二逻辑输出。所述互连件经配置以将所述第一逻辑输出及所述第二逻辑输出引导到所述组合逻辑单
元之外的相应目的地。
[0008]前述内容相当宽泛地概述本公开的特征及技术优势，以便可更好地理解下面对本公开的详细描述。下文将描述本公开的额外特征及优势，其形成本公开的权利要求书的标的物。应了解，所公开的具体实例可很容易地用作修改或设计用于实行本公开的相同目的的其它结构或过程的基础。还应认识到，此类等效构造不脱离所附权利要求书中阐述的本公开的精神及范围。
附图说明
[0009]为更完整地理解本公开，现参考以下结合附图的描述，其中：
[0010]图1说明集成电路的实例的平面图；
[0011]图2及3说明集成电路的实例的框图；
[0012]图4及5说明集成电路的实例的平面图；及
[0013]图6说明形成集成电路的方法的实例的流程图。
[0014]除非另有指示，否则不同图式中的对应数字及符号通常指代对应部分。图式经绘制以清楚地说明优选实例的相关方面，并且不一定按比例绘制。
具体实施方式
[0015]下面详细论述实例的制作及使用。然而，应了解，本公开提供可在各种各样的特定上下文中体现的适用概念。所论述的特定实例仅说明制作及使用本公开的特定方法，并且不限制本公开的范围。
[0016]本公开将关于特定上下文中的实例来描述，所述特定上下文即集成电路，以及操作及形成所述集成电路的方法。然而，本公开的原理也可应用于可能受益于组合逻辑单元的所有类型的电路，所述组合逻辑单元在针对标准逻辑单元的标准(固定)高度的约束内实施多个逻辑功能。如上文提及，低驱动标准逻辑单元经常经历对半导体裸片(也称为“裸片”)面积的低效利用。
[0017]本文描述的各种实例包含位于逻辑单元的相对侧的第一及第二电力轨。一个电力轨(例如，第一电力轨)可提供第一电压电势，例如Vdd，而第二电力轨可提供第二电压电势，例如Vss或接地。贯穿此描述及图式，第一电力轨展示在对应逻辑单元的顶部处，而第二电力轨则展示在对应逻辑单元的底部处。此约定仅为便于论述，并且相关领域的技术人员将了解，可反转电力轨的排序。此外，如本文使用，术语“栅极长度”是指栅极电极在流动通过晶体管沟道的电流方向上的范围，而“栅极宽度”是指栅极电极在垂直于栅极长度的方向上的范围。晶体管的开关速度部分由栅极长度确定，且晶体管的驱动电流能力部分由栅极宽度确定。
[0018]首先参考图1，说明为集成电路100的实例的平面图。集成电路100包含低驱动标准逻辑单元110及在更高功率电平下的标准逻辑单元150。低驱动标准逻辑单元110表示标准逻辑单元150的输出驱动电流容量的0.5X(或50％)。低驱动标准逻辑单元110包含沿一侧117的第一电力轨115及沿第二相对侧122的第二电力轨120。低驱动标准逻辑单元110包含第一晶体管源极
‑
漏极区125及第二晶体管源极
‑
漏极区域127。低驱动标准逻辑单元110包含向低驱动标准逻辑单元110提供逻辑输入的栅极区130(具有栅极宽度GW1)及逻辑输出
135。低驱动标准逻辑单元110包含指定为“H”的标准高度。
[0019]栅极区130被说明为横跨并包含第一晶体管源极
‑
漏极区125上方的栅极及第二晶体管源极
‑
漏极区127上方的栅极的单个结构。类似地，栅极宽度GW1也被说明为栅极区130的单个总体尺寸，其包含在第一晶体管源极
‑
漏极区125上方的栅极的栅极宽度，及在第二晶体管源极
‑
漏极区127上方的栅极的栅极宽度。
[0020]标准逻辑单元150包含沿一侧117的第一电力轨115及沿第二相对侧122的第二电力轨120。标准逻辑单元150包含第一晶体管源极
‑
漏极区155及第二晶体管源极
‑
漏极区157。标准逻辑单元150包含向标准逻辑单元150提供逻辑输入的栅极区160(具有栅极宽度GW2)及逻辑输出165。标准逻辑单元150包含指定为“H”的标准高度。
[0021]栅极区160被说明为横跨并包含第一晶体管源极
‑
漏极区155上方的栅极及第二晶体管源极
‑
漏极区157上方的栅极的单个结构。栅极宽度GW本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种集成电路，其包括：多个逻辑单元，其成行布置在半导体衬底上方，所述逻辑单元包含标准逻辑单元及至少一个组合逻辑单元，每一标准逻辑单元包含：标准高度，宽度，其为单位宽度的整数倍，第一电力轨，其沿一侧，第二电力轨，其沿第二相对侧，以及至少一个晶体管及互连件，其经配置以实施逻辑功能，所述逻辑功能在操作时产生所述标准逻辑单元的单个逻辑输出；且所述组合逻辑单元包含：所述标准高度，宽度，其为所述单位宽度的整数倍，所述第一电力轨，其沿一侧，所述第二电力轨，其沿第二相对侧，以及至少两个晶体管及互连件，其经配置以实施第一逻辑功能及第二逻辑功能，所述第一逻辑功能及所述第二逻辑功能分别产生第一逻辑输出及第二逻辑输出，所述互连件经配置以将所述第一逻辑输出及所述第二逻辑输出引导到所述组合逻辑单元之外的相应目的地。2.根据权利要求1所述的集成电路，其中所述第一逻辑输出及所述第二逻辑输出是到所述组合逻辑单元的相同逻辑输入的相应第一及第二函数。3.根据权利要求1所述的集成电路，其进一步包括所述至少两个晶体管的第一及第二晶体管，所述第一晶体管经配置以用第一输出驱动电流容量产生所述第一逻辑输出，且所述第二晶体管经配置以用不同于所述第一输出驱动电流容量的第二输出驱动电流容量产生所述第二逻辑输出。4.根据权利要求1所述的集成电路，其中所述第一逻辑功能是双输入门，所述双输入门经配置以接收所述第一逻辑输入及第二不同逻辑输入，且所述第二逻辑功能是经配置以接收所述第一逻辑输入的反相器。5.根据权利要求1所述的集成电路，其中所述第一逻辑功能是经配置以接收第一逻辑输入及不同第二逻辑输入的第一双输入门，且所述第二逻辑功能是经配置以接收所述第一逻辑输入及与所述第一逻辑输入及所述第二逻辑输入不同的第三逻辑输入的第二双输入门。6.根据权利要求1所述的集成电路，其中所述第一逻辑功能是经配置以接收第一逻辑输入及不同第二逻辑输入的第一双输入门，且所述第二逻辑功能是经配置以接收所述第一逻辑输入及所述第二逻辑输入的第二双输入门。7.根据权利要求1所述的集成电路，其中所述第一逻辑功能是不同于所述第二逻辑功能的逻辑功能。8.根据权利要求1所述的集成电路，其中多个标准逻辑单元中的第一标准逻辑单元及第二标准逻辑单元中的每一者具有两个或三个整数单位宽的宽度，并且所述组合逻辑单元具有三个整数单位宽的宽度。9.根据权利要求1所述的集成电路，其中所述多个标准逻辑单元中的第一标准逻辑单元及第二标准逻辑单元中的每一者具有三个整数单位宽的宽度，并且所述组合逻辑单元具
有四个整数单位宽的宽度。10.根据权利要求1所述的集成电路，其中所述多个标准逻辑单元中的第一标准逻辑单元经配置以实施第一双输入门并且具有三个整数单位宽的宽度，所述多个标准逻辑单元中的第二标准逻辑单元经配置以实施第一反相器并且具有两个整数单位宽的宽度，并且所述组合逻辑单元经配置以实施第二双输入门及第二反相器并且具有三个整数单位...
【专利技术属性】
技术研发人员：B，
申请(专利权)人：德州仪器公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。