本发明专利技术提供一种半导体存储装置及半导体系统，具备对闪速存储器的擦除动作进行仿真的功能。本发明专利技术的电阻变化型存储器包括：存储单元阵列；控制器，根据输入的命令来进行存储单元阵列的读出或写入；擦除命令许可寄存器，设定是否能够接收擦除命令；以及忙碌时间调整寄存器，调整忙碌时间。在进行的是许可擦除命令的接收的设定的情况下，控制器对输入的擦除命令作出响应而对擦除动作进行仿真，且对包含经忙碌时间调整寄存器调整后的忙碌时间的忙碌信息进行规定。信息进行规定。信息进行规定。
【技术实现步骤摘要】
半导体存储装置及半导体系统
[0001]本专利技术涉及一种电阻变化型存储器、电可擦编程只读存储器(Electrically Erasable Programmable Read Only Memory，EEPROM)等半导体存储装置，尤其涉及一种具备对闪速存储器的擦除动作进行仿真的功能的半导体存储装置及半导体系统。
技术介绍
[0002]作为代替或非(NOR)型和与非(NAND)型闪速存储器的非易失性存储器，有利用可变电阻元件的电阻变化型存储器。电阻变化型存储器通过对可变电阻元件施加脉冲电压而使可变电阻元件以可逆且非易失的方式变为高电阻状态或低电阻状态来存储数据(例如专利文献1：日本专利6810725号公报)。
[0003]如图1所示，控制闪速存储器的软件安装在主机装置(计算机装置)10中，主机装置10输出闪速存储器20的动作所需的命令。图2为通过控制闪速存储器的软件来进行数据的重写时的动作流程。闪速存储器中没有数据重写的概念(例如将数据“0”改写为数据“0”)，因此，实际上需要通过擦除使数据“0”变为数据“1”、其后通过编程使数据“1”变为数据“0”，由此来进行数据的重写。即，主机装置10向闪速存储器20输入擦除命令(S10)并在擦除动作的忙碌期间内待机(S12)，其后输入编程命令(S14)并在编程动作的忙碌期间内待机(S16)，结束重写。闪速存储器在配备并行接口的情况下，经由忙碌端子将表示是否为忙碌状态的忙碌信号传输至主机装置10，在配备串行接口(串行外围接口(Serial Peripheral Interface，SPI))的情况下，由主机装置10读出状态寄存器中保持的表示是否为忙碌状态的忙碌信息。
[0004]图3为通过控制电阻变化型存储器的软件来进行数据的重写时的动作流程。电阻变化型存储器中没有擦除数据的概念，数据的重写(例如将数据“0”改写为数据“0”)是通过直接写入数据来进行。即，主机装置10向电阻变化型存储器输入写入命令(S20)、写入数据，并在写入动作中的忙碌时间内待机(S22)，结束重写。
[0005]控制闪速存储器20的软件与控制电阻变化型存储器的软件存在差异。图4为将控制闪速存储器20的软件用于电阻变化型存储器时的动作流程。当主机装置10向电阻变化型存储器输入闪速存储器的擦除命令时(S30)，由于电阻变化型存储器中未定义擦除命令，因此不会产生忙碌状态(S32)，实质上不进行任何动作。主机装置10无法确认忙碌状态，因此判定擦除命令错误(S34)，结束重写。因此，存在无法将为闪速存储器设计的软件资产有效运用于电阻变化型存储器的问题。
[0006]本专利技术要解决这样的现有问题，其目的在于提供一种具备对闪速存储器的擦除动作进行仿真的功能的半导体存储装置。
技术实现思路
[0007]本专利技术的半导体存储装置包括：存储单元阵列；控制部件，根据输入的命令来进行所述存储单元阵列的读出或写入；设定部件，设定是否能够接收闪速存储器的擦除命令；以
及调整部件，调整忙碌时间，在通过所述设定部件设定为能够接收擦除命令的情况下，所述控制部件对输入的擦除命令作出响应而对闪速存储器的擦除动作进行仿真，且根据经所述调整部件调整后的忙碌时间来控制忙碌信息。
[0008]本专利技术的半导体系统包含上文记载的半导体存储装置和连接于所述半导体存储装置的计算机装置，其中，所述计算机装置根据用于使闪速存储器运行的软件来控制所述半导体存储装置。
[0009]根据本专利技术，由于具备对闪速存储器的擦除动作进行仿真的功能，因此可将控制闪速存储器的软件资源用于电阻变化型存储器等不具有擦除动作的半导体存储装置。
附图说明
[0010]图1为表示主机装置与闪速存储器的连接关系的图；
[0011]图2为通过控制闪速存储器的软件来进行数据的重写时的动作流程；
[0012]图3为通过控制电阻变化型存储器的软件来进行数据的重写时的动作流程；
[0013]图4为使用对闪速存储器进行控制的软件来进行电阻变化型存储器的数据的重写时的动作流程；
[0014]图5为表示本专利技术的实施例的电阻变化型存储器的结构的示意图；
[0015]图6为表示电阻变化型存储器的存储单元阵列的结构的图；
[0016]图7为说明本专利技术的实施例的电阻变化型存储器的擦除动作的仿真的流程；
[0017]图8为说明本专利技术的第二实施例的电阻变化型存储器的擦除动作的仿真的流程。
[0018][符号的说明][0019]10：主机装置
[0020]20：闪速存储器
[0021]100：电阻变化型存储器
[0022]110：存储单元阵列
[0023]120：行解码器
[0024]130：列解码器
[0025]140：输入输出电路
[0026]150：擦除命令许可寄存器(寄存器)
[0027]160：忙碌时间调整寄存器
[0028]170：状态寄存器
[0029]180：控制器
[0030]BL0、
···
、BLm、BLn：位线
[0031]S10、S12、S14、S16、S20、S22、S30、S32、S34、S100、S110、S120、S130、S140、S150、S160、S200、S210：步骤
[0032]SL0、
···
、SLm、SLn：源极线
[0033]WL0、WL1、
···
、WLn：字线
具体实施方式
[0034]接着，一边参考附图，一边对本专利技术的实施方式进行详细说明。本专利技术的半导体存
储装置涉及一种不具有闪速存储器那样的擦除动作的电阻变化型存储器、EEPROM等非易失性半导体存储器。
[0035]图5为表示本专利技术的实施例的电阻变化型存储器的要部结构的框图。本实施例的电阻变化型存储器100是包含存储单元阵列110、行解码器120、列解码器130、输入输出电路140、擦除命令许可寄存器150、忙碌时间调整寄存器160、状态寄存器170以及控制器180等而构成。
[0036]如图6所示，存储单元阵列110包含呈矩阵状配置的多个存储单元，一个存储单元包含一个存取晶体管和一个可变电阻元件。行方向的存取晶体管的各栅极共同连接于行方向的字线WL0、WL1、
···
、WLn，存取晶体管的漏极区域连接于可变电阻元件的其中一个电极，列方向的源极区域共同连接于源极线SL0、
···
、SLm、SLn，列方向的可变电阻元件的另一个电极共同连接于位线BL0、
···
、BLm、BLn。
[0037]可变电阻元件例如由氧化铪(HfOx)等过渡金属的薄膜氧化物构成，通过写入脉冲电压的极性及大小来加以设置或重置。可变电阻元件例如在从位线侧向源极线侧流通电流时被设置为低电阻状态，在从源极线侧向位线侧流通电流时被重置为高电阻状态。再者，存储单元不限于图6所示那样本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种半导体存储装置，其特征在于，包括：存储单元阵列；控制部件，根据输入的命令来进行所述存储单元阵列的读出或写入；设定部件，设定是否能够接收闪速存储器的擦除命令；以及调整部件，调整忙碌时间，在通过所述设定部件设定为能够接收所述擦除命令的情况下，所述控制部件对输入的所述擦除命令作出响应而对所述闪速存储器的擦除动作进行仿真，且根据经所述调整部件调整后的忙碌时间来控制忙碌信息。2.根据权利要求1所述的半导体存储装置，其特征在于，所述设定部件包含能够由用户设定的寄存器。3.根据权利要求1所述的半导体存储装置，其中，所述调整部件包含能够设定忙碌时间的至少一个寄存器。4.根据权利要求3所述的半导体存储装置，其特征在于，所述至少一个寄存器能够由用户设定。5.根据权利要求3所述的半导体存储装置，其特征在于，所述至少一个寄存器包含：第一寄存器，设定固定的忙碌时间；以及第二寄存器，能够由用户设定任意忙碌时间，所述控制部件根据所述第一寄存器中设定的忙碌时间与所述第二寄存器中设定的忙碌时间的合计忙碌时间来控制所述忙碌信息。6.根据权利要求3所述的半导体存储装置，其特征在于，所述至少一个寄存器包含：第一寄存器，设定与第一擦除命令相对应的忙碌时间；以及第二寄存...
【专利技术属性】
技术研发人员：菅井研作，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
还没有人留言评论。发表了对其他浏览者有用的留言会获得科技券。