半导体存储器件及其制造方法技术

公开了半导体存储器件及其制造方法。所述方法包括：提供包括单元阵列区域和边界区域的衬底；在所述单元阵列区域上形成在所述衬底的上部限定有源部分的器件隔离层；在所述边界区域上在所述衬底上形成中间层；在所述衬底上形成电极层，所述电极层在所述边界区域上覆盖所述中间层；在所述电极层上形成覆盖层；形成附加覆盖图案以在所述边界区域上为所述覆盖层提供第一台阶差；以及对所述附加覆盖图案、所述覆盖层和所述电极层执行蚀刻工艺以形成跨过所述有源部分的位线。在所述蚀刻工艺期间，所述电极层在所述单元阵列区域和所述边界区域上同时被暴露。域上同时被暴露。域上同时被暴露。

【技术实现步骤摘要】
半导体存储器件及其制造方法
[0001]相关申请的交叉引用
[0002]该申请要求于2021年8月3日向韩国知识产权局提交的韩国专利申请No.10
‑
2021
‑
0101971的优先权，该申请的公开内容通过引用整体并入于此。


[0003]本专利技术构思涉及一种半导体存储器件及其制造方法。

技术介绍

[0004]半导体器件由于其小尺寸、多功能性和/或低制造成本而在电子行业中具有重要作用。随着电子行业的发展，半导体器件的集成度日益提高。半导体器件的图案的线宽度由于其高集成度而不断减小。然而，图案的精细度需要新的曝光技术和/或昂贵的曝光技术，从而很难高度地集成半导体器件。因此最近已对新的集成技术进行了各种研究。

技术实现思路

[0005]本专利技术构思的一些实施例提供一种制造半导体存储器件的方法以及一种通过该方法制造的故障率低的半导体存储器件。
[0006]本专利技术构思的一些实施例提供一种具有提高的可靠性和改善的结构稳定性的半导体存储器件。
[0007]根据本专利技术构思的一些实施例，一种制造半导体存储器件的方法可以包括：提供包括单元阵列区域和边界区域的衬底；在所述单元阵列区域上形成在所述衬底的上部限定多个有源部分的器件隔离层；在所述边界区域上在所述衬底上形成中间层；在所述衬底上形成电极层，所述电极层在所述边界区域上覆盖所述中间层；在所述电极层上形成覆盖层(capping layer)；形成附加覆盖图案以在所述边界区域上为所述覆盖层提供第一台阶差；以及对所述附加覆盖图案、所述覆盖层和所述电极层执行蚀刻工艺以形成跨过所述有源部分的多条位线。在所述蚀刻工艺期间，所述电极层在所述单元阵列区域和所述边界区域上可以同时被暴露。
[0008]根据本专利技术构思的一些实施例，一种半导体存储器件可以包括：衬底，所述衬底包括单元阵列区域和边界区域；中间层，所述中间层在所述边界区域上位于所述衬底上；位线，所述位线在所述单元阵列区域上跨过所述衬底并且延伸到所述边界区域上以在所述边界区域上覆盖所述中间层，所述位线的顶表面在所述边界区域上包括台阶差；位线覆盖图案，所述位线覆盖图案位于所述位线上；以及附加覆盖图案，所述附加覆盖图案在所述边界区域上位于所述位线覆盖图案上。所述位线覆盖图案的顶表面可以是与所述衬底的顶表面平行的平坦表面。所述位线覆盖图案在所述单元阵列区域上的第一厚度可以等于所述位线覆盖图案在所述边界区域上的第二厚度与所述附加覆盖图案在所述边界区域上的第三厚度之和。
[0009]根据本专利技术构思的一些实施例，一种制造半导体存储器件的方法可以包括：形成
在衬底的单元阵列区域上限定多个有源部分的器件隔离层；在所述衬底的外围电路区域上形成栅极电介质结构，所述栅极电介质结构延伸到位于所述单元阵列区域与所述外围电路区域之间的边界区域上；在所述衬底的整个表面上形成缓冲层，所述缓冲层在所述边界区域上包括台阶差；在所述缓冲层上形成电极层，所述电极层在所述边界区域上包括台阶差；在所述电极层上形成第一覆盖层；对所述第一覆盖层执行平坦化工艺；通过在所述外围电路区域上对所述第一覆盖层和所述电极层执行第一蚀刻工艺来形成外围栅极图案；在所述第一覆盖层上形成第二覆盖层；在所述第一覆盖层和所述第二覆盖层上形成附加覆盖图案，所述附加覆盖图案覆盖所述缓冲层的所述台阶差和所述电极层的所述台阶差；以及对所述附加覆盖图案、所述第一覆盖层和所述第二覆盖层及所述电极层执行蚀刻工艺以形成跨过所述有源部分的多条位线。所述蚀刻工艺可以包括：第一阶段，在所述第一阶段对所述第一覆盖层和所述第二覆盖层进行蚀刻或者对所述附加覆盖图案进行蚀刻以暴露所述电极层；以及第二阶段，在所述第二阶段对所述电极层进行蚀刻。对所述单元阵列区域执行所述第二阶段的时间可以与对所述外围电路区域执行所述第二阶段的时间相同。
附图说明
[0010]图1图示了示出根据本专利技术构思的一些实施例的半导体存储器件的布局。
[0011]图2图示了示出根据本专利技术构思的一些实施例的半导体存储器件的俯视图。
[0012]图3A至图11A和图14A图示了沿着图2的第一方向截取的截面图，示出了根据本专利技术构思的一些实施例的制造半导体存储器件的方法。
[0013]图3B至图11B和图14B图示了沿着图2的第二方向截取的截面图，示出了根据本专利技术构思的一些实施例的制造半导体存储器件的方法。
[0014]图12A、图12B、图13A和图13B图示了示出根据本专利技术构思的一些实施例的在制造半导体存储器件时位线的形成的截面图。
[0015]图15图示了示出根据本专利技术构思的一些实施例的半导体存储器件的截面图。
具体实施方式
[0016]将在本文中参考附图描述根据本专利技术构思的半导体存储器件。
[0017]图1图示了示出根据本专利技术构思的一些实施例的半导体存储器件的布局。图2图示了示出根据本专利技术构思的一些实施例的半导体存储器件的俯视图。图3A至图11A和图14A图示了沿着图2的第一方向截取的截面图，示出了根据本专利技术构思的一些实施例的制造半导体存储器件的方法。在图3A至图11A和图14A中，沿着线A
‑
A
’
截取的截面对应于单元阵列区域的与边界区域邻近的部分的截面，并且沿着线B
‑
B
’
截取的截面对应于单元阵列区域的中央部分的截面。图3B至图11B和图14B图示了沿着图2的第二方向截取的截面图，示出了根据本专利技术构思的一些实施例的制造半导体存储器件的方法。在图3B至图11B和图14B中，沿着线C
‑
C
’
截取的截面对应于单元阵列区域和边界区域的截面，沿着线D
‑
D
’
截取的截面对应于外围电路区域的截面。图12A、图12B、图13A和图13B图示了示出根据本专利技术构思的一些实施例的在制造半导体存储器件时位线的形成的截面图。图15图示了示出根据本专利技术构思的一些实施例的半导体存储器件的截面图。
[0018]参考图1、图2、图3A和图3B，可以形成在下文中可以被称为衬底的半导体衬底100。
衬底100可以是体硅衬底、绝缘体上硅(SOI)衬底、锗衬底、绝缘体上锗(GOI)衬底、硅锗衬底、III
‑
V族化合物半导体衬底，或通过执行选择性外延生长(SEG)获得的外延薄膜衬底。在附图中，第一方向X和第二方向Y被限定为指示与衬底100的顶表面平行并且彼此正交的方向。第三方向S被限定为指示与衬底100的顶表面平行并且与第一方向X和第二方向Y两者相交的方向。第四方向Z被限定为指示与衬底100的顶表面垂直的方向。
[0019]衬底100可以包括单元阵列区域CAR、外围电路区域PER、以及位于单元阵列区域CAR与外围电路区域PER之间的边界区域INT。单元阵列区域CAR可以是上面设置有半导体单元以形成阵列的区，外围电路区域PER可以是设置有诸如字线译码器或读出放大器电路的外围电路的区，所本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种制造半导体存储器件的方法，所述方法包括：提供包括单元阵列区域和边界区域的衬底；在所述单元阵列区域上形成在所述衬底的上部限定多个有源部分的器件隔离层；在所述边界区域上在所述衬底上形成中间层；在所述衬底上形成电极层，所述电极层在所述边界区域上覆盖所述中间层；在所述电极层上形成覆盖层；形成附加覆盖图案以在所述边界区域上为所述覆盖层提供第一台阶差；以及对所述附加覆盖图案、所述覆盖层和所述电极层执行蚀刻工艺以形成跨过所述有源部分的多条位线，其中，在所述蚀刻工艺期间，所述电极层在所述单元阵列区域和所述边界区域上同时被暴露。2.根据权利要求1所述的方法，其中，在所述蚀刻工艺期间，所述覆盖层在所述单元阵列区域上的厚度与从所述覆盖层在所述边界区域上的底表面到所述附加覆盖图案在所述边界区域上的顶表面的高度相同。3.根据权利要求2所述的方法，其中，在所述边界区域上，所述电极层的顶表面在所述中间层上具有第二台阶差，并且所述第一台阶差的高度与所述第二台阶差的高度基本上相同。4.根据权利要求2所述的方法，其中，所述覆盖层的顶表面是与所述衬底的顶表面基本上平行的平坦表面。5.根据权利要求1所述的方法，其中，在所述蚀刻工艺期间，在所述单元阵列区域上所述覆盖层被蚀刻到暴露所述电极层所花费的第一工艺时间与在所述边界区域上所述附加覆盖图案和所述覆盖层被蚀刻到暴露所述电极层所花费的第二工艺时间相同。6.根据权利要求1所述的方法，其中，所述覆盖层包括氮化硅层，并且所述附加覆盖图案包括氧化硅层。7.根据权利要求1所述的方法，在形成所述电极层之前，还包括在所述衬底上形成覆盖所述有源部分的缓冲层，其中，所述缓冲层在所述边界区域上沿着所述中间层的顶表面或底表面延伸。8.根据权利要求1所述的方法，其中，所述多条位线被形成为在所述单元阵列区域上跨过所述衬底并且朝向所述边界区域延伸，其中，所述多条位线中的每条位线的端部位于所述中间层上。9.一种半导体存储器件，包括：衬底，所述衬底包括单元阵列区域和边界区域；中间层，所述中间层在所述边界区域上位于所述衬底上；位线，所述位线在所述单元阵列区域上跨过所述衬底并且延伸到所述边界区域上以在所述边界区域上覆盖所述中间层，所述位线的顶表面在所述边界区域上包括台阶差；位线覆盖图案，所述位线覆盖图案位于所述位线上；以及附加覆盖图案，所述附加覆盖图案在所述边界区域上位于所述位线覆盖图案上，其中，所述位线覆盖图案的顶表面是与所述衬底的顶表面平行的平坦表面，并且
其中，所述位线覆盖图案在所述单元阵列区域上的第一厚度等于所述位线覆盖图案在所述边界区域上的第二厚度与所述附加覆盖图案在所述边界区域上的第三厚度之和。10.根据权利要求9所述的半导体存储器件，其中，所述位线覆盖图案包括：第一覆盖层，所述第一覆盖层位于所述位线上；以及第二覆盖层，所述第二覆盖层位于所述第一覆盖层上，其中，所述第一覆盖层在所述单元阵列区域上的厚度大于在所述边界区域上的厚度，所述第一覆盖层的顶表面是基本上平坦的，并且其中，所述第二覆盖层在所述单元阵列区域和所述边界区域上具有一致的厚度。11.根据权利要求9所述的半导体存储器件，其中，所述附加覆盖图案的所述第三厚度与所述台阶差的高度基本上相同。12.根据权利要求9所述的...

【专利技术属性】
技术研发人员：张贤禹，金东完，朴建熹，朴桐湜，朴晙晳，张志熏，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：