与执行训练操作相关的半导体系统和电子器件技术方案

本公开涉及一种半导体系统和电子器件。一种半导体系统包括：处理控制电路，其确定是否执行巡查训练操作，生成用于调整确定目标存储电路中的数据的逻辑电平的参考电压的电平的电压码信号，以及基于与目标存储电路相对应的故障信息信号来调整电压码信号；操作控制电路，其从主机接收命令和地址，从命令生成用于执行正常操作的写入信号和读取信号，并且从所述地址生成用于执行正常操作的内部地址；错误检测电路，其通过从目标存储电路接收数据来检测数据中的错误，并且根据数据是否发生错误来生成故障信息信号。生成故障信息信号。生成故障信息信号。

【技术实现步骤摘要】
与执行训练操作相关的半导体系统和电子器件
[0001]相关申请的交叉引用
[0002]本申请要求2021年8月5日在韩国知识产权局提交的申请号为10
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2021
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0103247的韩国专利申请的优先权，其全部内容通过引用合并于此。


[0003]本公开的实施例总体上可以涉及一种半导体系统和电子器件，更具体地，涉及一种与对耦接控制器和存储电路的信号传输电路执行训练操作相关的半导体系统和电子器件。

技术介绍

[0004]近来，为了提高半导体器件的操作速度，已经使用用于输入/输出比特位数据(包括每个时钟周期的多个比特位)的各种方案。在提高数据的输入/输出速度的情况下，在数据传输过程期间发生错误的可能性也会增加。因此，额外还需要一种用于确保数据传输的可靠性的单独的装置和方法。
[0005]例如，在每次传输数据时，都使用用于生成能够检查错误发生的错误码并将错误码与数据一起传输的方法，从而确保数据传输的可靠性。错误码包括能够检测发生的错误的错误检测码(EDC)和能够在错误发生时自我校正错误的错误校正码(ECC)。
[0006]随着半导体器件的高集成度和高速操作的进步，设置在半导体系统中的存储电路的位置被不同地设置，因此，传输信号所通过的线路的长度被不同地设置。为了保持这些传输信号的线路的延迟量相同，需要各种训练方法。

技术实现思路

[0007]在一个实施例中，一种半导体系统可以包括：处理控制电路，其确定是否执行巡查训练操作，并且基于与目标存储电路相对应的故障信息信号来调整耦接至所述目标存储电路的延迟单元的延迟量；操作控制电路，其从主机接收命令和地址，生成用于执行正常操作的写入信号、读取信号和内部地址并输出至多个存储电路，以及通过接收刷写控制信号来执行读取修改写入操作；刷写控制电路，其存储多个地址，并且当存储的地址数量达到预设值时，生成所述刷写控制信号；以及错误检测电路，其在所述读取修改写入操作中，通过从所述目标存储电路接收数据来检测所述数据的错误，并且根据所述数据中是否发生错误来生成所述故障信息信号。
[0008]在一个实施例中，一种电子器件可以包括：处理控制电路，其确定是否执行巡查训练操作，并且基于与所述目标存储电路相对应的故障信息信号来调整耦接至目标存储电路的延迟单元的延迟量；操作控制电路，其从主机接收命令和地址，从所述命令中生成用于执行正常操作的写入信号和读取信号，并且从所述地址中生成用于执行所述正常操作的内部地址；以及错误检测电路，其通过从所述目标存储电路接收数据来检测所述数据中的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。
[0009]在一个实施例中，一种半导体系统可以包括：处理控制电路，其确定是否执行巡查训练操作，生成用于调整确定目标存储电路中的数据的逻辑电平的参考电压的电平的电压码信号，并且基于与所述目标存储电路相对应的故障信息信号来调整所述电压码信号；操作控制电路，其从主机接收命令和地址，从所述命令生成用于执行正常操作的写入信号和读取信号，以及从所述地址生成用于执行所述正常操作的内部地址；以及错误检测电路，其通过从所述目标存储电路接收所述数据来检测所述数据中的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。
[0010]在一个实施例中，一种半导体系统可以包括：处理控制电路，其确定是否执行巡查训练操作，并且基于与目标存储电路相对应的故障信息信号来调整耦接至所述目标存储电路的缓冲器的使能时间点；操作控制电路，其从主机接收命令和地址，生成用于执行正常操作的写入信号、读取信号和内部地址并输出至多个存储电路，以及通过接收刷写控制信号来执行读取修改写入操作；刷写控制电路，其存储多个地址，并且当存储的地址数量达到预设值时，生成所述刷写控制信号；以及错误检测电路，其在所述读取修改写入操作中，通过从所述目标存储电路接收数据来检测所述数据的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。
附图说明
[0011]图1是示出根据本公开的实施例的半导体系统的结构的框图。
[0012]图2是示出图1所示的半导体系统中包括的控制器的结构的框图。
[0013]图3是示出图2所示的控制器中包括的处理控制电路的结构的框图。
[0014]图4是示出图2所示的控制器中包括的操作控制电路的结构的框图。
[0015]图5是示出图2所示的控制器中包括的刷写控制电路的结构的框图。
[0016]图6是示出图2所示的控制器中包括的错误检测电路的结构的框图。
[0017]图7是用于说明根据本公开的实施例的通过信号传输电路的数据输入和输出的图。
[0018]图8是用于说明根据本公开的实施例的用于生成延迟码信号的操作的图。
[0019]图9是示出图2所示的信号传输电路中包括的第一输入/输出电路的结构的框图。
[0020]图10是用于说明根据本公开的实施例的巡查训练操作的时序图。
[0021]图11是示出根据本公开的另一个实施例的控制器和存储电路的结构的框图。
[0022]图12是示出图11所示的第一存储电路的结构的框图。
[0023]图13是用于说明根据本公开的实施例的用于生成电压码信号的操作的图。
[0024]图14是示出根据本公开的另一个实施例的半导体系统的结构的框图。
[0025]图15是示出图14所示的半导体系统中包括的控制器的结构的框图。
[0026]图16是示出图15所示的第一缓冲电路的结构的框图。
[0027]图17是用于说明根据本公开的实施例的巡查训练操作的时序图。
具体实施方式
[0028]术语“预设”表示当参数用于过程或算法时，参数的数值是预先确定的。根据实施例，参数的数值可以在过程或算法开始时或在过程或算法执行时设置。
[0029]诸如“第一”和“第二”的用于区分各种组件的术语不受组件的限制。例如，第一组件可以称为第二组件，反之亦然。
[0030]当一个组件称为“耦接”或“连接”至另一个组件时，应该理解的是，这些组件可以直接相互耦接或连接，或者通过在它们之间插入另一个组件而相互耦接或连接。另一方面，当一个组件称为“直接耦接”或“直接连接”到另一个组件时，应该理解的是，这些组件彼此直接耦接或连接，并没有另一组件插入其间。
[0031]“逻辑高电平”和“逻辑低电平”用于描述信号的逻辑电平。具有“逻辑高电平”的信号不同于具有“逻辑低电平”的信号。例如，当具有第一电压的信号对应于“逻辑高电平”时，具有第二电压的信号可以对应于“逻辑低电平”。根据实施例，“逻辑高电平”可以被设置为高于“逻辑低电平”的电压。根据实施例，信号的逻辑电平可以被设置为不同的逻辑电平或相反的逻辑电平。例如，根据实施例，具有逻辑高电平的信号可以被设置为具有逻辑低电平，并且根据实施例，具有逻辑低电平的信号可以被设置为具有逻辑高电平。
[0032]在下文中，将通过实施例来描述本公本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体系统，包括：处理控制电路，其确定是否执行巡查训练操作，并且基于与目标存储电路相对应的故障信息信号来调整耦接至所述目标存储电路的延迟单元的延迟量；操作控制电路，其从主机接收命令和地址，生成用于执行正常操作的写入信号、读取信号和内部地址并输出至多个存储电路，以及通过接收刷写控制信号来执行读取修改写入操作；刷写控制电路，其存储多个地址，并且当存储的地址数量达到预设值时，生成所述刷写控制信号；以及错误检测电路，其在所述读取修改写入操作中，通过从所述目标存储电路接收数据来检测所述数据的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。2.根据权利要求1所述的半导体系统，其中，所述处理控制电路确定在所述正常操作期间是否执行所述巡查训练操作。3.根据权利要求1所述的半导体系统，其中，在所述巡查训练操作期间，所述处理控制电路对用于调整耦接至所述目标存储电路的所述延迟单元的所述延迟量的延迟码信号进行递减计数或递增计数，然后基于所述故障信息信号来调整所述延迟码信号。4.根据权利要求1所述的半导体系统，其中，所述处理控制电路包括：故障分析电路，其当输入所述刷写控制信号时基于所述故障信息信号来分析训练地址中是否发生故障，并且输出故障分析结果信号；训练控制信号生成电路，其生成训练开始信号，并且基于所述故障分析结果信号来生成下行控制信号、上行控制信号和码输出控制信号；以及码生成电路，其：当所述下行控制信号输入至所述码生成电路时，对所述延迟码信号顺序地递减计数；当所述上行控制信号输入至所述码生成电路时，对所述延迟码信号顺序地递增计数；以及当所述码输出控制信号输入至所述码生成电路时，固定所述延迟码信号。5.根据权利要求4所述的半导体系统，其中，当所述码输出控制信号输入至所述码生成电路时，所述码生成电路将所述延迟码信号固定至所述延迟码信号递减计数到的最小值与所述延迟码信号递增计数到的最大值之间的中间值。6.根据权利要求1所述的半导体系统，其中，所述操作控制电路包括：训练控制电路，其当所述刷写控制信号输入至所述训练控制电路时，通过从所述刷写控制电路接收刷写地址来生成训练地址，并且生成用于执行所述读取修改写入操作的训练读取信号和训练写入信号；以及读取写入控制电路，其当执行所述正常操作时，生成用于执行写入操作的所述写入信号和用于执行读取操作的所述读取信号，并且从所述地址来生成所述内部地址。7.根据权利要求1所述的半导体系统，其中，所述刷写控制电路包括：刷写控制信号生成电路，其当地址存储完成信号输入至所述刷写控制信号生成电路时，生成所述刷写控制信号；以及刷写地址生成电路，其当训练开始信号输入至所述刷写地址生成电路时存储所述地址，当所述存储的地址数量达到所述预设值时生成所述地址存储完成信号，以及将所述存储的地址作为刷写地址输出。8.根据权利要求7所述的半导体系统，其中，当生成所述地址存储完成信号时，所述处
理控制电路初始化所述延迟单元的所述延迟量。9.根据权利要求1所述的半导体系统，其中，所述错误检测电路包括：奇偶校验生成电路，其在所述正常操作的写入操作中，通过对从所述主机输出的写入数据执行错误校正码(ECC)编码操作来生成奇偶校验，作为所述写入数据的错误信息；校验子生成电路，其在所述正常操作的读取操作中，基于从所述数据生成的传输数据来生成用于校正所述传输数据的错误的校验子；校正数据生成电路，其基于所述校验子通过执行错误校正码(ECC)解码操作来校正所述传输数据中的错误而生成校正数据；数据输出电路，其在所述正常操作的所述写入操作中，通过合成所述写入数据和作为所述写入数据的错误信息的所述奇偶校验来输出所述传输数据，并且在所述正常操作的所述读取操作中，输出所述校正数据作为读取数据；以及故障信息信号生成电路，其基于所述校验子通过检测所述传输数据中的错误来生成所述故障信息信号。10.根据权利要求1所述的半导体系统，还包括：输入/输出电路，其耦接至所述目标存储电路，其中，所述输入/输出电路包括：所述延迟单元，其通过将选通信号延迟通过延迟码信号调整的延迟量来生成采样信号；以及数据采样电路，其通过与所述采样信号同步地采样从所述目标存储电路输入至所述数据采样电路的数据来生成传输数据。11.一种电子器件，包括：处理控制电路，其确定是否执行巡查训练操作，并且基于与目标存储电路相对应的故障信息信号来调整耦接至所述目标存储电路的延迟单元的延迟量；操作控制电路，其从主机接收命令和地址，从所述命令生成用于执行正常操作的写入信号和读取信号，以及从所述地址生成用于执行所述正常操作的内部地址；以及错误检测电路，其通过从所述目标存储电路接收数据来检测所述数据中的错误，并且根据所述数据中是否发生所述错误来生成所述故障信息信号。12.根据权利要求11所述的电子器件，其中，所述处理控制电路确定在所述正常操作期间是否执行所述巡查训练操作。13.根据权利要求11所述的电子器件，其中，在所述巡查训练操作期间，所述处理控制电路对用于调整耦接至所述目标存储电路的所述延迟单元的延迟量的延迟码信号进行递减计数或递增计数，然后基于所述故障信息信号来调整所述延迟码信号。14.根据权利要求11所述的电子器件，其中，所述处理控制电路包括：故障分析电路，其根据所述故障信息信号来分析所述地址中是否发生故障，并且输出故...

【专利技术属性】
技术研发人员：金头铉，
申请(专利权)人：爱思开海力士有限公司，
类型：发明
国别省市：