具有蛇状金属导线的金属内连线结构制造技术

本发明专利技术公开一种具有蛇状金属导线的金属内连线结构，其为一种半导体元件，主要包含第一金属内连线设于基底上，第二金属内连线设于该第一金属内连线上，第一接触插塞设于该第一金属内连线以及该第二金属内连线之间，第一蛇状金属导线连接第一金属内连线的第一端，以及第二蛇状金属导线连接该第一金属内连线的第二端，其中第一蛇状金属导线、第二蛇状金属导线以及第一金属内连线设于同一层。线以及第一金属内连线设于同一层。线以及第一金属内连线设于同一层。

【技术实现步骤摘要】
具有蛇状金属导线的金属内连线结构


[0001]本专利技术涉及一种半导体元件，尤其是涉及一种包含蛇状金属导线的金属内连线结构。

技术介绍

[0002]随着半导体元件尺寸的逐渐缩小，金属内连线结构的线宽的逐渐变窄也使得传输信号的线阻值(line resistance,R)变大。此外，导线间的间距缩小也使得寄生电容(parasitic capacitance,C)变大。因此，使得信号因RC延迟的状况增加，导致芯片运算速度减慢，降低了芯片的效能。
[0003]寄生电容(C)与介电层的介电常数或k值(k
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value)呈线性相关。低介电常数介电材料可降低芯片上整个金属内连线结构的电容值、降低信号的RC延迟以及增进芯片效能。降低整体的电容同时降低了耗电量。对于超大型集成电路(ULSI)的设计而言，采用低介电常数材料以及低阻值的金属材料，可以使得整个金属内连线结构达到最佳效能。因此，现有技术通常试图通过将金属间的间隙以低介电常数材料填满以降低RC延迟。
[0004]此外，一般在高操作电压的制作工艺底下容易因金属导线距离较长存储电荷，且在蚀刻过程中又会因电化学效应或所谓伽凡尼效应(galvanic effect)造成金属内连线中的接触插塞底部铜离子流失。因此，如何改良现有金属内连线结构来克服上述问题即为现今一重要课题。

技术实现思路

[0005]本专利技术一实施例揭露一种半导体元件，其主要包含第一金属内连线设于基底上，第二金属内连线设于该第一金属内连线上，第一接触插塞设于该第一金属内连线以及该第二金属内连线之间，第一蛇状金属导线连接第一金属内连线的第一端，以及第二蛇状金属导线连接该第一金属内连线的第二端，其中第一蛇状金属导线、第二蛇状金属导线以及第一金属内连线设于同一层。
附图说明
[0006]图1为本专利技术一实施例的一半导体元件的结构示意图；
[0007]图2为图1所揭露的半导体元件的立体外视图；
[0008]图3为本专利技术一实施例的一半导体元件的结构示意图；
[0009]图4为本专利技术一实施例的一半导体元件的结构示意图。
[0010]主要元件符号说明
[0011]12:基底
[0012]14:层间介电层
[0013]16:金属内连线结构
[0014]18:第一层金属内连线
[0015]20:蛇状金属导线
[0016]22:蛇状金属导线
[0017]24:第二层金属内连线
[0018]26:接触插塞
[0019]28:金属间介电层
[0020]32:第三层金属内连线
[0021]34:接触插塞
[0022]36:蛇状金属导线
[0023]38:蛇状金属导线
具体实施方式
[0024]请同时参照图1与图2，图1为本专利技术一实施例的一半导体元件的结构示意图，图2则为图1所揭露半导体元件的立体外视图。如图1与图2所示，首先提供一基底12，例如一由半导体材料所构成的基底12，其中半导体材料可选自由硅、锗、硅锗复合物、硅碳化物(silicon carbide)、砷化镓(gallium arsenide)等所构成的群组。基底12上可包含例如金属氧化物半导体(metal
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oxide semiconductor,MOS)晶体管等主动(有源)元件、被动(无源)元件、导电层以及例如层间介电层(interlayer dielectric,ILD)14等介电层覆盖于其上。更具体而言，基底12上可包含平面型或非平面型(如鳍状结构晶体管)等MOS晶体管元件，其中MOS晶体管可包含金属栅极以及源极/漏极区域、间隙壁、外延层、接触洞蚀刻停止层等晶体管元件，层间介电层14可设于基底12上并覆盖MOS晶体管，且层间介电层14可具有多个接触插塞电连接MOS晶体管的栅极以及/或源极/漏极区域。由于平面型或非平面型晶体管与层间介电层等相关制作工艺均为本领域所熟知技术，在此不另加赘述。
[0025]然后于层间介电层14上形成至少一组金属内连线结构16电连接前述的接触插塞，其中金属内连线结构16包含第一层金属内连线18设于层间介电层14上，蛇状金属导线20连接或实体接触第一层金属内连线18的第一端，蛇状金属导线22连接或实体接触第一层金属内连线18的第二端，第二层金属内连线24设于第一层金属内连线18上，接触插塞26设于第一层金属内连线18与第二层金属内连线24之间以及金属间介电层28设于第一层金属内连线18、蛇状金属导线20、22、第二层金属内连线24以及接触插塞26周围。
[0026]值得注意的是，本实施例于图1所揭露设于中央部分的第一层金属内连线18、接触插塞26以及第二层金属内连线24均为剖面角度所呈现的结构但设于两侧并连接第一层金属内连线18两端的蛇状金属导线20与蛇状金属导线22则为上视角度下所呈现的结构。更具体而言，本实施例所揭露的所谓蛇状金属导线顾名思义较佳指导线本身在上视角度下呈现约略蛇状般弯曲蔓延的型态，且本实施例中各蛇状金属导线的转折数量虽以约略六个转折处为例，但不局限于此，依据本专利技术其他实施例又可视制作工艺或产品需求调整各蛇状金属导线的转折数量至两个转折、三个转折、七个转折、八个转折或任何数量的转折，这些变化型均属本专利技术所涵盖的范围。
[0027]另外本实施例虽于第一层金属内连线18两端同时连接蛇状金属导线20、22，但不局限于此，依据本专利技术其他实施例又可依据制作工艺或产品需求仅于第一层金属内连线18一端连接蛇状金属导线20或22但另一端则不连接任何导线，此变化型也属本专利技术所涵盖的
范围。由于第一层金属内连线18与两端的蛇状金属导线20、22均于同一道制作工艺制备完成，因此第一层金属内连线18与蛇状金属导线20、22设于同一层。亦即在剖面角度下第一层金属内连线18与蛇状金属导线20、22均会设置于下方的层间介电层14表面且第一层金属内连线18的底表面较佳切齐蛇状金属导线20、22的底表面。此外本实施例中的第一层金属内连线18顶表面虽通过接触插塞26连接至第二层金属内连线24，但第一层金属内连线18底表面较佳不连接任何导体而仅接触下方的层间介电层14。
[0028]需注意的是，本实施例虽仅以两层金属内连线为例，但不局限于此，依据本专利技术其他实施例又可于第二层金属内连线上另设置一层或多层金属层内连线，此变化型也属本专利技术所涵盖的范围。其次金属内连线结构16中的各第一层金属内连线18与第二层金属内连线24较佳包含沟槽导体(trench conductor)而各接触插塞26则包含接触洞导体(via conductor)，且各第一层金属内连线18、接触插塞26以及第二层金属内连线24均可依据双镶嵌制作工艺镶嵌于金属间介电层28中并彼此电连接。由于双镶嵌制作工艺是本领域所熟知技术，在此不另加赘述。另外在本实例中第一层金属内连线18、接触插塞26以及第二层金属内连线24较佳包含铜且金属间介电层28较佳包含氧化硅，但不局限于此。
[002本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体元件，其特征在于，包含：金属内连线结构，设于基底上；以及第一蛇状金属导线，连接该金属内连线结构的一端。2.如权利要求1所述的半导体元件，其中该金属内连线结构包含：第一金属内连线，设于该基底上；第二金属内连线，设于该第一金属内连线上；以及第一接触插塞，设于该第一金属内连线以及该第二金属内连线之间。3.如权利要求2所述的半导体元件，其中该第一蛇状金属导线连接该第一金属内连线的第一端。4.如权利要求2所述的半导体元件，其中该第一蛇状金属导线以及该第一金属内连线设于同一层。5.如权利要求2所述的半导体元件，另包含第二蛇状金属导线，连接该第一金属内连线的第二端。6.如权利要求5所述的半导体元件，其中该第二蛇状金属导线以及该第一金属内连线设于同一层。7.如权利要求2所述的半导体元件，其中该第一金属内连线底表面不连接任何导体。8.如权利要求2所述的半导体元件，其中该第一金属内连线顶表面连接该第一接触插塞。9.如权利要求2所述的半导体元件，另包含第三蛇状金属导线，连接该第二金属内连线的第一端。10.如权利要求2所述的半导体元件，另包含第四蛇状金属导线，连接该第二金属内连线的第二端...

【专利技术属性】
技术研发人员：黄士哲，张竞之，柯元富，张志圣，
申请(专利权)人：联华电子股份有限公司，
类型：发明
国别省市：