半导体存储装置制造方法及图纸

根据本公开的一个实施例的半导体存储装置包括：双系统电源路径；以及连接电源路径的连接路径。每个电源路径包括串联连接的功率栅极晶体管和电流源晶体管。连接路径连接电源路径的在电流源晶体管一侧的端部。该半导体存储装置进一步包括：存储元件；以及开关元件，连接到连接路径和存储元件。对于双系统电源路径，在设置于低侧路径的电流源晶体管中，背栅连接到内部节点。到内部节点。到内部节点。

【技术实现步骤摘要】
【国外来华专利技术】半导体存储装置


[0001]本公开涉及半导体存储装置。

技术介绍

[0002]已知磁阻变化元件作为非易失性存储器。取决于施加的电压有概率性地进行对磁阻变化元件MTJ的写入。通常，使用诸如1.1V系统之类的电源路径能够对大多数磁阻变化元件MTJ进行写入。但是，在一些情况下，即使使用诸如1.1V系统之类的电源路径，也可能无法对一些磁阻变化元件MTJ进行写入。为了一次对所有的磁阻变化元件MTJ进行写入，需要使用诸如1.8V系统之类的电源路径。但是，使用这样的高电压电源路径导致写入余量过大，并进一步导致功耗增加。因此，在现有技术中，在使用诸如1.1V系统之类的低电压系统的电源路径进行写入之后，仅针对写入失败的磁阻变化元件MTJ使用诸如1.8V系统之类的高电压系统的电源路径进行写入。例如，在PTL1中公开了这种双系统电源路径的使用。
[0003]引用列表
[0004]专利文献
[0005]PTL1：日本未经检查的专利申请公布No.2018
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92696

技术实现思路

[0006]顺便提及，在使用上述双系统电源路径的情况下，可能会发生功率损失。因此，希望提供一种不太可能发生功率损失的半导体存储装置。
[0007]本公开的实施例的半导体存储装置包括双系统电源路径以及连接电源路径的连接路径。每个电源路径包括串联耦接的功率栅极晶体管和电流源晶体管。连接路径连接各个电源路径的在电流源晶体管的一侧的端部。半导体存储装置进一步包括存储元件以及插入在连接路径与存储元件之间的开关元件。在设置于双系统电源路径当中的低侧路径的电流源晶体管中，背栅耦接到内部节点。
[0008]在本公开的实施例的半导体存储装置中，在设置于双系统电源路径当中的低侧路径(在下文中，称为“低侧电源路径”)的电流源晶体管(在下文中，称为“低侧电流源晶体管”)中，背栅耦接到内部节点。这使得可以抑制以下现象(Well
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Forward)，在这种现象中，当双系统电源路径当中的高侧路径(在下文中，称为“高侧电源路径”)开始供应电流时，由于在低侧电流源晶体管的背栅处出现正向偏置，因此无意的电流流到低侧电流源晶体管。
附图说明
[0009]图1是图示根据实施例的信息处理系统的功能块的示例的图。
[0010]图2是图示图1中的存储器单元阵列部的功能块的示例的图。
[0011]图3是图示图2中的存储器单元阵列的电路构成的示例的图。
[0012]图4是图示图2中的BL/SL驱动器的功能块的示例的图。
[0013]图5是图示图4中的写入驱动器的电路构成的示例的图。
[0014]图6是图示图5中的写入驱动器的低侧电源路径的截面构成的示例的图。
[0015]图7是图示从图4中的写入驱动器中的低侧电源路径供应电流的状态的图。
[0016]图8是图示从图4中的写入驱动器中的高侧电源路径供应电流的状态的图。
[0017]图9是图示从根据比较例的写入驱动器中的低侧电源路径供应电流的状态的图。
[0018]图10是图示从根据比较例的写入驱动器中的低侧电源路径供应电流的状态的图。
[0019]图11是图示图10中的写入驱动器中出现Well
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Forward的状态的图。
[0020]图12是图示图4中的写入驱动器的电路构成的变形例的图。
[0021]图13是图示图4中的写入驱动器的电路构成的变形例的图。
[0022]图14是图示图13中的写入驱动器的低侧电源路径的截面构成的示例的图。
[0023]图15是图示图4中的写入驱动器的电路构成的变形例的图。
[0024]图16是图示图4中的写入驱动器的电路构成的变形例的图。
[0025]图17是图示图4中的写入驱动器的电路构成的变形例的图。
[0026]图18是图示附加地设置于图1中的BL/SL驱动器的复制电路的电路构成的示例的图。
具体实施方式
[0027]在下文中，参考附图详细描述用于实施本公开的方式。应当注意，在本说明书和附图中，通过分配相同的附图标记，省略了对于基本上具有相同功能构成的组件的重复描述。
[0028]<实施例>
[0029][构成][0030]图1图示了根据实施例的信息处理系统的功能块的示例。信息处理系统包括主机计算机100和存储器装置200。存储器装置200包括存储器控制器300、一个或多个存储器单元阵列部400以及电源电路500。需要注意的是，图1举例说明了设置一个存储器单元阵列部400的状态。该存储器单元阵列部400对应于本公开的“半导体存储装置”的具体示例。
[0031](主机计算机100)
[0032]主机计算机100控制存储器装置200。具体而言，主机计算机100发出指定要访问的逻辑地址的命令，并将该命令或数据供应给存储器装置200。主机计算机100接收从存储器装置200输出的数据。这里，命令旨在控制存储器装置200，并且包括例如命令处理写入数据的写入命令、命令处理读取数据的读取命令或者命令处理擦除数据的复位命令。此外，逻辑地址是在由主机计算机100定义的地址空间中当主机计算机100访问存储器装置200时为每个访问单位区域分配的地址。
[0033](存储器控制器300)
[0034]存储器控制器300控制一个或多个存储器单元阵列部400。存储器控制器300从主机计算机100接收指定逻辑地址的写入命令。此外，存储器控制器300根据写入命令对写入数据执行处理。在该写入处理中，逻辑地址被转换为物理地址，并且数据被写入到物理地址中。这里，物理地址是在存储器控制器300访问一个或多个存储器单元阵列部400时为每个访问单位在一个或多个存储器单元阵列部400中分配的地址。当接收到指定逻辑地址的读取命令时，存储器控制器300将逻辑地址转换为物理地址，并且从物理地址读取数据。然后，存储器控制器300将该读取数据作为读取数据输出到主机计算机100。此外，当从主机计算
机100接收到指定逻辑地址的复位命令时，存储器控制器300将逻辑地址转换为物理地址，并且擦除写入到物理地址中的数据。
[0035](电源电路500)
[0036]电源电路500向一个或多个存储器单元阵列部400供应期望的电压。例如，电源电路500向后面描述的行驱动器22供应在写入、读取或复位时使用的电压等。电源电路500向后面描述的列驱动器23供应在写入、读取或复位时使用的电压等。
[0037](存储器单元阵列部400)
[0038]接下来，给出了存储器单元阵列部400的描述。图2图示了存储器单元阵列部400的功能块的示例。存储器单元阵列部400是由例如半导体芯片构成的。存储器单元阵列部400包括例如控制电路10、驱动电路20和存储器单元阵列30。控制电路10和驱动电路20各自对应于本公开的“控制电路”的具体示例。例如，控制电路10与存储本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种半导体存储装置，包括：双系统电源路径，每个电源路径包括串联耦接的功率栅极晶体管和电流源晶体管；连接路径，连接各个电源路径的在所述电流源晶体管的一侧的端部；存储元件；以及开关元件，插入在所述连接路径与所述存储元件之间，其中在设置于所述双系统电源路径当中的低侧路径的所述电流源晶体管中，背栅耦接到内部节点。2.根据权利要求1所述的半导体存储装置，进一步包括控制电路，所述控制电路通过控制所述功率栅极晶体管、所述电流源晶体管和所述开关元件来选择所述双系统电源路径当中的一个，并通过使从选定的电源路径供应的电流经由所述开关元件流到所述存储元件来进行对所述存储元件的写入。3.根据权利要求1所述的半导体存储装置，其中所述内部节点是由p型半导体构成的，以及在设置于所述双系统电源路径当中的低侧路径的电流源晶体管中，所述背栅耦接到漏极。4.根据权利要求1所述的半导体存储装置，其中所述内部节点是由p型半导体构成的，以及在设置于所述双系统电源路径当中的低侧路径的电流源晶体管中，所述背栅耦接到源极。5.根据权利要求2所述的半导体存储装置，其中所述内部节点是由n型半导体构成的，在设置于所述双系统电源路径当中的低侧路径的电流源晶体管中，所述背栅耦接到漏极，以及当所述开关元件关断时，所述控制电路接通设置于所述低侧路径的所述功率栅极晶体管。6.根据权利要求2所述的半导体存储装置，其中，设置于所述双系统电源路径当中的低侧路径的所述功率栅极晶体管包括背栅开关元件，所述背栅开关元件选择性地向所述背栅供应被供应给所述双系统电源路径的在所述功率栅极晶体管一侧的端部的电压。7.根据权利要求6所述的半导体存储装置，其中，当从所述双系统电源路径当中选择高侧路径时，所述控制电路控制所述背栅开关元件，以将供应给所述双系统电源路径当中的高侧路径的在所述功率栅极晶体管一侧的端部的所述电压...

【专利技术属性】
技术研发人员：矶贝太志，芳贺亮，
申请(专利权)人：索尼半导体解决方案公司，
类型：发明
国别省市：