用于非易失性存储器系统的自定时感测架构技术方案

公开了用于读取非易失性单元阵列中所选单元的自定时感测架构。感测电路在已经从所选单元获得稳定的感测值时生成信号，其中稳定的感测值指示存储在所选单元中的值。所述信号指示感测操作的结束，导致稳定的感测值被输出，作为读取操作的结果。作为读取操作的结果。作为读取操作的结果。

【技术实现步骤摘要】
【国外来华专利技术】用于非易失性存储器系统的自定时感测架构
[0001]优先权声明
[0002]本申请要求于2020年5月20日提交的标题为
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Self
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Timed Sensing Architecture for a Non
‑
Volatile Memory System
″
的美国临时专利申请号63/027,472和2020年11月11日提交的标题为
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Self
‑
Timed Sensing Architecture for a Non
‑
Volatile Memory System
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的美国专利申请号17/095,331的优先权。


[0003]公开了用于读取非易失性单元阵列中所选单元的自定时感测架构。感测电路在已经从所选单元获得稳定的感测值时生成信号，其中稳定的感测值指示存储在所选单元中的值。所述信号指示感测操作的结束，导致稳定的感测值被输出，作为读取操作的结果。

技术介绍

[0004]在非易失性存储器系统中，读取操作用于确定已经存储在所选存储器单元中的数据值。这需要使用感测电路，所述感测电路常常通过将由所选存储器单元消耗的电流与参考电流或与由参考单元消耗的电流进行比较，来
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感测
″
存储在所述单元中的值。此操作涉及定时事件的序列，所述定时事件的目标是将存储在所选存储器单元中的模拟信息转换成数字输出。
[0005]在现有技术中，读取定时是由试图匹配实际读取持续时间的定时器实施。然而，阵列中不同的所选存储器单元的实际读取持续时间可以由于电压供应、操作温度、半导体工艺和单元电流的差异而具有宽的变化。因此，读取定时器设计需要足够的裕度来适应这些变化。因此，现有技术中的读取速度比其实际能力慢。由于比所需读取持续时间长，所以功率消耗增加。
[0006]图1示出了现有技术存储器系统100的读取部分。读取控制逻辑部件103接收读取操作的地址、地址转换检测信号(Atd)、时钟信号(clk)和读取使能信号(rdn)，它们的某种组合通过由读取控制逻辑部件103输出的被标记为
″
Start read/Sense enable
″
的信号而并行地控制感测电路102和读取定时器105的使能。读取定时器105限定读取持续时间，并且利用被标记为
″
End read
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的信号在给定预定义延迟之后在数据锁存器104中锁存存储器阵列101中所选单元的感测状态(标记为
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Sense out
″
)。数据锁存器104的数字输出指示感测电路102在存储器阵列101的所选单元中读取的值。过早锁存数据可能导致读取失败，而晚锁存数据导致性能差。读取定时器105所实施的读取持续时间在设计阶段期间被确定并且结合上述宽的裕度。
[0007]现有技术的存储器系统100是低效的，因为读取定时器105所施加的读取持续时间由于上文所描述的因素必然大于所需的读取持续时间。
[0008]克服这些挑战的一个现有技术努力是在制造过程的晶片分选阶段期间以逐个裸片为基础对裸片执行校准修整。然而，这对制造过程增加了显著的时间和成本。此外，所述修整是在具有特定温度和特定电压供应的一个环境设置中进行，因此一定的裕度仍然需要
被包括在读取定时器105的设计中，以适应在现场操作中将经历的温度和电压供应变化。
[0009]需要一种经改进的系统用于读取非易失性存储器阵列中的所选单元。具体地，需要具有改进的读取定时的系统，所述读取定时也使功率消耗最小化，并且优选地在制造过程期间不需要校准修整。

技术实现思路

[0010]公开了用于读取非易失性单元阵列中所选单元的自定时感测架构。感测电路在已经从所选单元获得稳定的感测值时生成信号，其中稳定的感测值指示存储在所选单元中的值。所述信号指示感测操作的结束，导致稳定的感测值被输出，作为读取操作的结果。
附图说明
[0011]图1示出了现有技术存储器系统。
[0012]图2示出了根据某些实施方案的存储器系统的实施方案。
[0013]图3示出了使用图2的存储器系统的读取操作的时序图。
[0014]图4示出了电流
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电压电路。
[0015]图5示出了图4的电流
‑
电压电路的时序图。
[0016]图6示出了比较器。
[0017]图7示出了自定时器的一个实施方案。
[0018]图8示出了图6A、图6B和图7的系统的时序图。
[0019]图9示出了图6A、图6B和图7的系统的另一时序图。
具体实施方式
[0020]图2示出了存储器系统200，其包括存储器阵列201、感测电路202、读取控制逻辑部件203、数据锁存器204和自定时器205。图3示出了由存储器系统200执行的典型读取操作的时序图300。
[0021]参考图2和图3，读取控制逻辑部件203接收读取操作的地址、地址转换检测信号(Atd)、时钟信号(clk)和读取使能信号(rdn)，它们的某种组合通过由读取控制逻辑部件203输出的被标记为
″
Start read/Sense enable
″
(SA_EN)的信号而控制感测电路202的使能。感测电路202提供被标记为
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Sense out
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的第一输出给数据锁存器204和自定时器205，并且提供被标记为
″
Sense out_n
″
的第二输出给自定时器205。当信号Start read/Sense enable被读取控制逻辑部件203设置为活动(图示为活动高)时，感测电路202变为活动的。
[0022]在读取操作的初始阶段，Sense out和Sense out_n均等于
″0″
，因为这两个信号在该时间点不稳定，因为驱动Sense out和Sense out_n的内部信号被初始化在0V。如果存储器阵列201中的所选单元包含
″1″
，则Sense out将变为
″1″
值并且Sense out_n将保持在
″0″
。如果所选单元包含
″0″
，则Sense out_n将变为
″1″
值，而Sense out将保持在
″0″
。因此，一旦那些信号达到稳定状态，Sense out_n和Sense out就将处于相反的值。
[0023]在另选方案中，Sense out和Sense out_n可被初始化为Vdd处的
″1″
，而不是
″0″
。如果存储器阵列201中的所选单元包含
″1″
，则Sense out将保持在
″1″
值并且S本文档来自技高网...

【技术保护点】

【技术特征摘要】
【国外来华专利技术】1.一种存储器系统，包括：存储器阵列；读取控制逻辑部件，用于通过输出感测使能信号来启动所述存储器阵列中所选存储器单元的读取操作；耦接到所述存储器阵列的感测电路，用于响应于所述感测使能信号而基于存储在所述所选存储器单元中的值输出感测输出和所述感测输出的补体；自定时器，用于接收所述感测输出和所述感测输出的所述补体并且用于在所述感测输出和所述感测输出的所述补体是不同的值时使控制信号生效；和数据锁存器，用于响应于所述控制信号而锁存所述感测输出以生成数据输出，其中所述数据输出是存储在所述所选存储器单元中的所述值。2.根据权利要求1所述的存储器系统，其中所述感测电路包括电流
‑
电压电路和比较器。3.根据权利要求2所述的存储器系统，其中所述自定时器包括XOR电路，所述XOR电路接收所述感测输出和所述感测输出的所述补体作为输入并生成所述控制信号。4.根据权利要求3所述的存储器系统，其中在所述读取操作之前，所述感测输出等于所述感测输出的所述补体。5.根据权利要求2所述的存储器系统，其中在所述读取操作之前，所述感测输出等于所述感测输出的所述补体。6.根据权利要求1所述的存储器系统，其中所述自定时器包括XOR电路，所述XOR电路接收所述感测输出和所述感测输出的所述补体作为输入并生成所述控制信号。7.根据权利要求6所述的存储器系统，其中在所述读取操作之前，所述感测输出等于所述感测输出的所述补体。8.根据权利要求1所述的存储器系统，其中在所述读...

【专利技术属性】
技术研发人员：M，
申请(专利权)人：硅存储技术股份有限公司，
类型：发明
国别省市：