本发明专利技术公开了一种新颖的多晶发射极结构和工艺，旨在解决尽管多晶发射极三极管具有高频和高增益特性，但是由于发射极串联电阻RE的限制，一般用于集成电路中作小器件使用，当有一定输出能力和功率要求时，现有技术中的结构和工艺就无法满足，因为大尺寸的多晶发射极三极管的RE将显著增大的问题。其技术方案要点是：一种新颖的多晶发射极结构和工艺,工艺流程包括以下步骤：(1)、(2)、(3)、(4)、(5)以及(6)。本发明专利技术的一种新颖的多晶发射极结构和工艺，克服了常规结构的发射极串联电阻大和在发射区上开孔对结可靠性的影响，工艺上简单可行，使该结构适合用作分立器件。使该结构适合用作分立器件。使该结构适合用作分立器件。
【技术实现步骤摘要】
一种新颖的多晶发射极结构和工艺
[0001]这是一种新颖的多晶发射极三极管结构设计和对应工艺制造的专利技术，属于半导体器件结构设计和工艺制造领域。
技术介绍
[0002]多晶发射极结构是一种成熟的三极管结构，因为其高频特性和高增益特性而被广泛应用。多晶发射极三极管结构可以用作分立器件，也可以集成在集成电路中。用作分立器件时，发射极串联电阻RE会限制其频率特性和输出能力，为了减小RE，可以在多晶发射极上直接开接触孔，但这样会影响三极管的放大倍数HFE和发射极结的可靠性；在集成电路中，由于三极管较小，RE的影响相对较小，因此多晶发射极结构较常用于集成电路中，而分立器件则较少采用。
[0003]常规多晶发射极结构的制作工艺流程如图1～6所示：(图中只画出了一组基极接触和发射极部分，集电极从背面引出，其他部分未画出，下同)：
[0004](1)区域1是外延半导体材料，黑色阴影表示经过大剂量注入的P型基区接触区域1，灰色阴影表示经过P型基区注入的区域1。淀积或低温生长100nm 的SiO2(区域2)；再淀积一层150nm的Si3N4(区域3)。如图1所示。
[0005](2)光刻腐蚀发射区窗口，腐蚀Si3N4(区域3)、SiO2(区域2)，形成发射区窗口，去胶。如图2所示。
[0006](3)漂自然氧化层和界面处理，淀积发射极多晶(区域4)150nm～300nm，对多晶发射极进行N型杂质注入，退火。如图3所示。
[0007](4)多晶光刻腐蚀，淀积PMD介质SiO2(区域5)。如图4所示。
[0008](5)接触孔光刻腐蚀，开基区接触孔，腐蚀PMD介质SiO2(区域5)，腐蚀Si3N4(区域3)，腐蚀SiO2(区域2)；开多晶发射极接触孔，腐蚀PMD介质(区域5)。为了减小发射极串联电阻，发射极接触孔可以直接开在发射极上，如图5所示。但为了减小接触孔腐蚀对发射极结的影响，也可以发射极接触孔开在发射区外的多晶上，如图6。再溅射金属(区域6)1.1um。
[0009](6)之后做保护层工艺，同常规工艺，具体过程略。
[0010]如前所述，尽管多晶发射极三极管具有高频和高增益特性，但是由于发射极串联电阻RE的限制，一般用于集成电路中作小器件使用，当有一定输出能力和功率要求时，上述结构和工艺就无法满足，因为大尺寸的多晶发射极三极管的RE将显著增大。
技术实现思路
[0011]针对上述存在的问题，本专利技术提出解决的方法，其技术方案是取消传统工艺中多晶和金属之间的PMD介质SiO2，然后将多晶和金属同时腐蚀形成发射区窗口的接触电极，这种金属多晶的叠层结构既增加了金属和发射区的接触面积，极大的减小了发射区的接触电阻RE，又避免了在发射区上开孔而影响发射极结的可靠性，克服了常规结构的发射极串联电阻大和在发射区上开孔对结可靠性的影响，工艺上简单可行，使该结构适合用作分立器
件(高频特性，功率特性等)。
[0012]本专利技术所提供的具体工艺流程见附图7～11：
[0013](1)区域1是外延半导体材料，黑色阴影表示经过大剂量注入的P型基区接触区域1，灰色阴影表示经过P型基区注入的区域1。淀积或低温生长10
‑
200nm 的SiO2(区域2)，再淀积一层20nm
‑
150nm的Si3N4(区域3)；
[0014](2)光刻腐蚀发射区窗口，腐蚀Si3N4(区域3)、SiO2(区域2)，形成发射区窗口，去胶；
[0015](3)漂自然氧化层和界面处理，淀积发射极多晶(区域4)150nm～300nm，对多晶发射极进行N型杂质注入，退火；
[0016](4)基区接触孔光刻腐蚀，腐蚀多晶(区域4)，腐蚀Si3N4(区域3), 腐蚀SiO2(区域2)。溅射金属1.0um
‑
2.0um(区域5)；
[0017](5)金属多晶叠层光刻腐蚀，腐蚀金属(区域5)、腐蚀多晶(区域4)；
[0018](6)之后做保护层工艺，同常规工艺，具体过程略。
[0019]该结构的工艺只需要6块光刻版：基区注入，基区接触注入，发射区窗口，接触孔，金属，钝化。由于工艺热过程少，基区注入和基区接触注入的工艺顺序可以交换。
[0020]采用这种新颖结构和工艺能够得到的效果是：
[0021]1、金属多晶的叠层结构不仅极大的减小了发射极串联电阻，而且当发射极大电流时，金属多晶叠层改善了发射极的散热特性，尤其对高频功率器件有利
[0022]2、结构和工艺简单，可以同时在双极工艺和CMOS工艺线上生产，由于热过程少，该结构尤其适合亚微米和深亚微米CMOS工艺；
[0023]3、多晶发射极下的SiO2和Si3N4介质薄，发射区窗口尺寸工艺损失量小，可以降低多晶发射极包发射区窗口以及金属包基极接触孔的尺寸，提高了芯片集成度；
[0024]4、适当变更，也可以集成到CMOS集成电路中。
[0025]综上所述，本专利技术具有以下有益效果：
[0026]1、本专利技术可以使多晶发射极结构应用于高频功率分立器件，改善该结构的散热特性和降低发射极串联电阻RE；
[0027]2、本专利技术可以提高器件集成密度，适合亚微米和深亚微米工艺线；
[0028]3、本专利技术工艺简单可行，仅需要6次光刻。
附图说明
[0029]图1、2、3、4、5、6为常规标准多晶发射极工艺制造流程示意图，其中：
[0030]图1是多晶发射极下层介质以及P型注入杂质示意图；
[0031]图2是开发射区窗口示意图；
[0032]图3是多晶淀积以及多晶N型注入掺杂示意图，发射区窗口正下黄色区域表示扩散到硅衬底中的N型杂质；
[0033]图4是多晶发射极腐蚀后和PMD介质SiO2淀积示意图；
[0034]图5是开接触孔以及金属溅射、腐蚀后示意图；
[0035]图6同图5，但是多晶接触孔位置和图5不同。
[0036]图7、8、9、10、11为本专利技术的多晶发射极器件的工艺流程示意图，其中：
[0037]图7是多晶发射极下层介质以及P型注入杂质示意图；
[0038]图8是开发射区窗口示意图；
[0039]图9是多晶淀积以及多晶N型注入掺杂示意图，发射区窗口正下黄色区域表示扩散到硅衬底中的N型杂质；
[0040]图10是开基区接触孔和金属溅射示意图；
[0041]图11是金属多晶叠层腐蚀示意图。
具体实施方式
[0042]为了使本领域的技术人员更好地理解本专利技术的技术方案，下面结合附图和具体实施例对本专利技术作进一步详细的描述，需要说明的是，在不冲突的情况下，本申请的实施例及实施例中的特征可以相互组合。
[0043]下面结合附图，对本专利技术进行详细描述。
[0044](1)区域1是外延半导体材料，黑色阴影表示经过大剂本专利技术所提供的具体工艺流程见附图7～11：
[0045]量注入的P型基区接触区本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种新颖的多晶发射极结构和工艺，其特征在于：所述工艺流程包括以下步骤：(1)区域1是外延半导体材料，黑色阴影表示经过大剂量注入的P型基区接触区域1，灰色阴影表示经过P型基区注入的区域1。淀积或低温生长10
‑
200nm的SiO2(区域2)；再淀积一层20nm
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150nm的Si3N4(区域3)；(2)光刻腐蚀发射区窗口，腐蚀Si3N4(区域3)、SiO2(区域2)，形成...
【专利技术属性】
技术研发人员：张亚，赵文彬，吴洪强，卢宝骅，
申请(专利权)人：浙江宇芯集成电路有限公司，
类型：发明
国别省市：
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