使能控制电路以及半导体存储器制造技术

本申请实施例提供了一种使能控制电路以及半导体存储器，该使能控制电路包括：计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；选择模块，用于根据第一设置信号，确定时钟周期计数目标值；控制模块，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动计数模块；以及当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态无变化时，控制ODT路径由使能开启状态转换为关闭状态；当时钟周期计数值达到时钟周期计数目标值且ODT引脚信号的电平状态再次发生翻转时，控制ODT路径继续处于使能开启状态。这样，不仅可以省电，还可以解决某些情况下第二次ODT引脚电平翻转时ODT路径的使能无法开启问题。路径的使能无法开启问题。路径的使能无法开启问题。

【技术实现步骤摘要】
使能控制电路以及半导体存储器


[0001]本申请涉及集成电路
，尤其涉及一种使能控制电路以及半导体存储器。

技术介绍

[0002]随着半导体技术的不断发展，人们在制造和使用计算机等设备时，对数据的传输速度提出了越来越高的要求。为了获得更快的数据传输速度，应运而生了一系列数据可以双倍速率(Double Data Rate，DDR)传输的存储器等器件。
[0003]在数据双倍速率传输的设计中，增加了关于片内终结(On Die Termination，ODT)的规定。简单来说，终结电阻(Termination Resistance，RTT)的阻值是可以切换的，如何切换需要遵循一定的时序。例如，存储器芯片上的ODT引脚(PIN)的状态可以控制RTT的值。
[0004]然而，目前的相关技术中无法准确控制片内终结路径(ODT Path)的使能状态，造成电流浪费，从而增加了功耗；甚至当ODT引脚的电平状态连续两次发生翻转时，在某些情况下还可能出现第二次ODT引脚的电平翻转时ODT Path的使能无法开启问题。

技术实现思路

[0005]本申请提供了一种使能控制电路以及半导体存储器，不仅可以避免电流浪费，达到节省功耗的目的；而且还可以解决相关技术中第二次ODT引脚的电平翻转时ODT路径的使能无法开启问题。
[0006]本申请的技术方案是这样实现的：
[0007]第一方面，本申请实施例提供了一种使能控制电路，该使能控制电路包括：
[0008]计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；
[0009]选择模块，用于根据第一设置信号，确定时钟周期计数目标值；
[0010]控制模块，与所述计数模块和所述选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动所述计数模块；以及当所述时钟周期计数值达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态无变化时，控制所述ODT路径由所述使能开启状态转换为关闭状态；当所述时钟周期计数值达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态再次发生翻转时，控制所述ODT路径继续处于所述使能开启状态。
[0011]在一些实施例中，所述控制模块，还用于当所述时钟周期计数值未达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态再次发生翻转时，控制所述ODT路径继续处于所述使能开启状态，且控制所述计数模块清零，并重新启动所述计数模块；以及当重新计数得到的所述时钟周期计数值达到所述时钟周期计数目标值时，控制所述ODT路径由所述使能开启状态转换为所述关闭状态。
[0012]在一些实施例中，所述控制模块包括第一控制子模块和第二控制子模块；其中，
[0013]所述第一控制子模块，用于根据所述ODT引脚信号，生成第一中间信号；其中，所述第一中间信号包括：在所述ODT引脚信号的电平状态发生翻转之前，所述第一中间信号为第
一电平；以及在所述ODT引脚信号的电平状态发生翻转后的预设时间之内，所述第一中间信号由所述第一电平变换为第二电平；以及在所述预设时间之后，所述第一中间信号由所述第二电平变换为所述第一电平；
[0014]所述第二控制子模块，用于对所述第一中间信号进行逻辑运算，生成ODT使能信号；其中，所述ODT使能信号包括：当所述ODT使能信号为第三电平时，控制所述ODT路径处于所述使能开启状态；以及当所述ODT使能信号为第四电平时，控制所述ODT路径处于所述关闭状态。
[0015]在一些实施例中，所述第一电平为高电平，所述第二电平为低电平，所述第三电平为高电平，所述第四电平为低电平。
[0016]在一些实施例中，所述第一控制子模块包括延时模块和同或门模块；其中，
[0017]所述延时模块，用于对所述ODT引脚信号延时所述预设时间，得到ODT延时信号；
[0018]所述同或门模块，用于对所述ODT引脚信号和所述ODT延时信号进行同或运算，得到所述第一中间信号。
[0019]在一些实施例中，所述控制模块还包括二输入或非门；其中，
[0020]所述选择模块，还用于生成目标达成信号，所述目标达成信号用于指示所述时钟周期计数值达到所述时钟周期计数目标值；
[0021]所述二输入或非门，用于对所述目标达成信号和第二设置信号进行或非运算，得到重置信号；其中，所述第二设置信号是根据模式寄存器的设置生成的，所述第二设置信号包括：当所述第二设置信号为第五电平时，表征芯片的ODT功能关闭；当所述第二设置信号为第六电平时，表征芯片的ODT功能开启。
[0022]在一些实施例中，所述第五电平为高电平，所述第六电平为低电平。
[0023]在一些实施例中，所述第二控制子模块包括锁存器；其中，所述锁存器为SR型锁存器，且所述SR型锁存器是由两个二输入与非门组成的。
[0024]在一些实施例中，所述锁存器的第一输入端(S)与所述第一控制子模块的输出端连接，用于接收所述第一中间信号；所述锁存器的第二输入端(R)与所述二输入或非门的输出端连接，用于接收所述重置信号；所述锁存器的输出端(Q)用于输出所述ODT使能信号；其中，所述ODT使能信号包括：当所述第一中间信号为低电平时，所述ODT使能信号必为高电平；当所述第一中间信号为高电平且所述重置信号为低电平时，所述ODT使能信号必为低电平。
[0025]在一些实施例中，所述控制模块还包括第一非门模块、第二非门模块和三输入或门；其中，
[0026]所述第一非门模块，用于接收所述第一中间信号，并对所述第一中间信号进行非运算，得到第二中间信号；
[0027]所述第二非门模块，用于接收所述ODT使能信号，并对所述ODT使能信号进行非运算，得到第三中间信号；
[0028]所述三输入或门，用于对所述第二设置信号、所述第二中间信号和所述第三中间信号进行或运算，生成计数复位信号。
[0029]在一些实施例中，所述计数模块包括异步二进制计数器，所述异步二进制计数器包括若干个触发器，且所述若干个触发器顺次连接。
[0030]在一些实施例中，所述触发器为D型触发器；其中，每一所述触发器的输入端(D)与其自身的第二输出端(Q非)连接，且每一所述触发器的第二输出端(Q非)与下一个所述触发器的时钟端(CK)连接。
[0031]在一些实施例中，所述触发器还包括第一输出端(Q)和复位端(RST)；其中，
[0032]所述触发器的第一输出端，用于输出计数信号；
[0033]所述触发器的复位端，用于接收所述计数复位信号，以及当所述计数复位信号为高电平时，通过对所述触发器进行复位，控制所述计数信号为低电平。
[0034]在一些实施例中，所述计数模块还包括时钟控制模块，其中，
[0035]所述时钟控制模块，用于接收所述计数复位信号和时钟信号，生成内部时钟信号；其中，所述内部时钟信号与所述若干个触发器中的第一个所述触发器的时钟端(CK)本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种使能控制电路，其特征在于，所述使能控制电路包括：计数模块，用于对当前的时钟周期进行计数，确定时钟周期计数值；选择模块，用于根据第一设置信号，确定时钟周期计数目标值；控制模块，与所述计数模块和所述选择模块连接，用于在ODT引脚信号的电平状态发生翻转的情况下，控制ODT路径处于使能开启状态，并启动所述计数模块；以及当所述时钟周期计数值达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态无变化时，控制所述ODT路径由所述使能开启状态转换为关闭状态；当所述时钟周期计数值达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态再次发生翻转时，控制所述ODT路径继续处于所述使能开启状态。2.根据权利要求1所述的使能控制电路，其特征在于，所述控制模块，还用于当所述时钟周期计数值未达到所述时钟周期计数目标值且所述ODT引脚信号的电平状态再次发生翻转时，控制所述ODT路径继续处于所述使能开启状态，且控制所述计数模块清零，并重新启动所述计数模块；以及当重新计数得到的所述时钟周期计数值达到所述时钟周期计数目标值时，控制所述ODT路径由所述使能开启状态转换为所述关闭状态。3.根据权利要求1所述的使能控制电路，其特征在于，所述控制模块包括第一控制子模块和第二控制子模块；其中，所述第一控制子模块，用于根据所述ODT引脚信号，生成第一中间信号；其中，所述第一中间信号包括：在所述ODT引脚信号的电平状态发生翻转之前，所述第一中间信号为第一电平；以及在所述ODT引脚信号的电平状态发生翻转后的预设时间之内，所述第一中间信号由所述第一电平变换为第二电平；以及在所述预设时间之后，所述第一中间信号由所述第二电平变换为所述第一电平；所述第二控制子模块，用于对所述第一中间信号进行逻辑运算，生成ODT使能信号；其中，所述ODT使能信号包括：当所述ODT使能信号为第三电平时，控制所述ODT路径处于所述使能开启状态；以及当所述ODT使能信号为第四电平时，控制所述ODT路径处于所述关闭状态。4.根据权利要求3所述的使能控制电路，其特征在于，所述第一电平为高电平，所述第二电平为低电平，所述第三电平为高电平，所述第四电平为低电平。5.根据权利要求3所述的使能控制电路，其特征在于，所述第一控制子模块包括延时模块和同或门模块；其中，所述延时模块，用于对所述ODT引脚信号延时所述预设时间，得到ODT延时信号；所述同或门模块，用于对所述ODT引脚信号和所述ODT延时信号进行同或运算，得到所述第一中间信号。6.根据权利要求3所述的使能控制电路，其特征在于，所述控制模块还包括二输入或非门；其中，所述选择模块，还用于生成目标达成信号，所述目标达成信号用于指示所述时钟周期计数值达到所述时钟周期计数目标值；所述二输入或非门，用于对所述目标达成信号和第二设置信号进行或非运算，得到重置信号；其中，所述第二设置信号是根据模式寄存器的设置生成的，所述第二设置信号包
括：当所述第二设置信号为第五电平时，表征芯片的ODT功能关闭；当所述第二设置信号为第六电平时，表征芯片的ODT功能开启。7.根据权利要求6所述的使能控制电路，其特征在于，所述第五电平为高电平，所述第六电平为低电平。8.根据权利要求7所述的使能控制电路，其特征在于，所述第二控制子模块包括锁存器；其中，所述锁存器为SR型锁存器，且所述SR型锁存器是由两个二输入与非门组成的。9.根据权利要求8所述的使能控制电路，其特征在于，所述锁存器的第一输入端(S)与所述第一控制子模块的输出端连接，用于接收所述第一中间信号；所述锁存器的第二输入端(R)与所述二输入或非门的输出端连接，用于接收所述重置信号；所述锁存器的输出端(Q)用于输出所述ODT使能信号；其中，所述ODT使能信号包括：当所述第一中间信号为低电平时，所述ODT使能信号必为高电平；当所述第一中间信号为高电平且所述重置信号为低电平时，所述ODT使能信号必为低电平。10.根据权利要求6所述的使能控制电路，其特征在于，所述控制模块还包括第一非门模块、第二非门模块和三输入或门；其中，所述第一非门模块，用于接收所述第一中间信号，并对所述第一中间信号进行非运算，得到第二中间信号；所述第二非门模块，用于接收所述ODT使能信号，并对所述ODT使能信号进行非运算，得到第三中间信号；所述三输入或门，用于对所述第二设置信号、所述第二中间信号和所述第三中间信号进行或运算，生成计数复位信号。11.根据权利要求10所述的使能控制电路，其特征在于，所述计数模块包括异步二进制计数器，所述异步二进制计数器包括若干个触发器，且所述若干个触发器顺次连接。12.根据权利要求11所述的使能控制电路，其特征在于，所述触发器为D型触发器；其中，每一所述触发器的输入端(D)与其自身的第二输出端(Q非)连接，且每一所述触发器的第二输出端(Q非)与下一个所述触发器的时钟端(CK)连接。13.根据权利要求12所述的使能控制电路，其特征在于，所述触发器还包括第一输出端(Q)和复位端(RST)；其中，所述触发器的第一输出端，用于输出计数信号；所述触发器的复位端，用...

【专利技术属性】
技术研发人员：龚园媛，应战，
申请(专利权)人：长鑫存储技术有限公司，
类型：发明
国别省市：