一种P-HEMT半导体结构及其制作方法技术

本发明专利技术公开了一种P

【技术实现步骤摘要】
一种P
‑
HEMT半导体结构及其制作方法


[0001]本专利技术属于半导体的
，具体涉及一种P
‑
HEMT半导体结构及其制作方法。

技术介绍

[0002]P
‑
HEMT是对高电子迁移率晶体管(HEMT)的一种改进结构，也称为赝调制掺杂异质结场效应晶体管。GaAs基 P
‑
HEMT 器件具有增益高，频率特性好的特点，主要应用于放大器、开关、衰减器、混频器、检波器等电路。P
‑
HEMT的结构中，为了提高耐崩溃电压BVDG，因而需要较厚的栅极肖特基层，这造成导通电阻不容易降低，限制了器件的性能。

技术实现思路

[0003]本专利技术针对现有技术存在的不足，提供一种P
‑
HEMT半导体结构及其制作方法。
[0004]为了实现以上目的，本专利技术的技术方案为：一种P
‑
HEMT半导体结构，其包括沟道层、设于沟道层上侧的肖特基层及设于沟道层下侧的沟道下势垒层，沟道层和肖特基层之间按序设有上隔离层和上掺杂层，肖特基层上按序设有p型材料层和帽层结构，帽层结构具有裸露p型材料层表面的第一开口，第一开口内设有栅极，第一开口两侧的帽层上分别设有源极和漏极。
[0005]可选的，所述p型材料层是与所述肖特基层同质的p型掺杂层，掺杂浓度为5
×
10
16 ~ 1
×
10
18 cm
‑3。
[0006]可选的，所述肖特基层的厚度为5~25nm，所述p型材料层的厚度为5~20 nm。
[0007]可选的，所述沟道层是InGaAs层，所述肖特基层、沟道下势垒层和上隔离层是AlGaAs层，所述上掺杂层是平面掺杂Si层，所述p型材料层是p
‑
AlGaAs层。
[0008]可选的，还包括按序设于所述沟道下势垒层和沟道层之间的下掺杂层和下隔离层，所述下掺杂层是平面掺杂Si层，所述下隔离层是AlGaAs层。
[0009]可选的，所述帽层结构设于所述p型材料层上，包括AlAs蚀刻停止层和GaAs帽层。
[0010]可选的，所述帽层结构包括交替叠设的两组AlAs蚀刻停止层和GaAs帽层，其中上组AlAs蚀刻停止层和GaAs帽层具有裸露下组GaAs帽层表面的第二开口，所述第一开口位于第二开口之中；所述源极和漏极设于上组GaAs帽层上。
[0011]可选的，还包括钝化层，所述钝化层填充所述栅极和所述第一开口的侧壁之间的设置间隙。
[0012]一种上述P
‑
HEMT半导体结构的制作方法，包括：步骤a），通过外延工艺按序形成包括沟道下势垒层、沟道层、上隔离层、上掺杂层、肖特基层、p型材料层和帽层结构的外延层结构；步骤b），沉积金属于帽层结构上制作源极和漏极；步骤c），蚀刻所述帽层结构形成裸露p型材料层的第一开口，第一开口位于源极和漏极之间；步骤d），沉积金属于第一开口的p型材料层上制作栅极，栅极与p型材料层形成肖
特基接触。
[0013]可选的，所述帽层结构包括交替叠设的两组蚀刻停止层和帽层；步骤c）具体包括：通过第一光刻工艺定义出位于所述源极和漏极之间的第二开口的位置，蚀刻上组帽层和蚀刻停止层形成裸露下组帽层表面的第二开口；通过第二光刻工艺定义出位于第二开口之内的所述第一开口的位置，蚀刻下组帽层和蚀刻停止层形成裸露所述p型材料层表面的所述第一开口。
[0014]本专利技术的有益效果为：在P
‑
HEMT器件结构的肖特基层和栅极之间增加一层p型材料层，p型材料层为覆盖整个肖特基层的完整层结构，可在逆向偏压时有效的增加空乏区以增加崩溃电压BVDG；并通过降低肖特基层的厚度来改善导通电阻。
附图说明
[0015]图1为实施例1的P
‑
HEMT半导体结构的结构示意图；图2为实施例1的P
‑
HEMT半导体结构的制作工艺流程图，其中图2a为实施例1的步骤1）得到的结构示意图，图2b为实施例1的步骤2）得到的结构示意图，图2c为实施例1的步骤3）得到的结构示意图，图2d为实施例1的步骤4）得到的结构示意图，图2e为实施例1的步骤5）得到的结构示意图，图2f为实施例1的步骤6）得到的结构示意图，图2g为实施例1的步骤7）得到的结构示意图，图2h为实施例1的步骤8）得到的结构示意图；图3为对比例的P
‑
HEMT半导体结构的结构示意图；图4为实施例不同厚度和掺杂浓度p型材料层的模拟电性测试谱图，其中图4a为阈值电压Vp的测试谱图，图4b为导通电流IDmax的测试谱图，图4c为泄漏电流IDSS的测试谱图，图4d 为跨导峰值GMmax的测试谱图，图4e为耐崩溃电压BVDG的测试谱图。
具体实施方式
[0016]以下结合附图和具体实施例对本专利技术做进一步解释。本专利技术的各附图仅为示意以更容易了解本专利技术，其具体比例可依照设计需求进行调整。文中所描述的图形中相对元件的上下关系以及正面/背面的定义，在本领域技术人员应能理解是指构件的相对位置而言，因此皆可以翻转而呈现相同的构件，此皆应同属本说明书所揭露的范围。
[0017]实施例1参考图1，实施例1的GaAs基P
‑
HEMT半导体结构，由下至上包括GaAs衬底1、GaAs/AlAs/GaAs缓冲层2、Al
x
Ga
(1
‑
x)
As沟道下势垒层3、平面Si下掺杂层4、Al
x
Ga
(1
‑
x)
As下隔离层5、In
x
Ga
(1
‑
x)
As沟道层6、Al
x
Ga
(1
‑
x)
As上隔离层7、平面Si上掺杂层8、Al
x
Ga
(1
‑
x)
As肖特基层9、p
‑
Al
x
Ga
(1
‑
x)
As层（p型材料层）10和帽层结构11。帽层结构11具有裸露p
‑
Al
x
Ga
(1
‑
x)
As层10表面的第一开口11a，第一开口11a内设有栅极G，第一开口11a两侧的帽层11上分别设有源极S和漏极D，还包括覆盖上述结构表面的钝化层12，钝化层12填充第一开口11a侧壁与栅极G之间的设置间隙。
[0018]上述不同层的x取值分别根据实际需求设定为相同或不同的值，且0<x<1。肖特基层9为n
‑
Al
x
Ga
(1
‑
x)
As层，厚度为5~25nm，掺杂浓度为1
×
10
17 cm
‑3~5
×
10...

【技术保护点】

【技术特征摘要】
1.一种P
‑
HEMT半导体结构，其特征在于：包括沟道层、设于沟道层上侧的肖特基层及设于沟道层下侧的沟道下势垒层，沟道层和肖特基层之间按序设有上隔离层和上掺杂层，肖特基层上按序设有p型材料层和帽层结构，帽层结构具有裸露p型材料层表面的第一开口，第一开口内设有栅极，第一开口两侧的帽层上分别设有源极和漏极。2.根据权利要求1所述的P
‑
HEMT半导体结构，其特征在于：所述p型材料层是与所述肖特基层同质的p型掺杂层，掺杂浓度为5
×
10
16 ~ 1
×
10
18 cm
‑3。3.根据权利要求1所述的P
‑
HEMT半导体结构，其特征在于：所述肖特基层的厚度为5~25nm，所述p型材料层的厚度为5~20 nm。4.根据权利要求1所述的P
‑
HEMT半导体结构，其特征在于：所述沟道层是InGaAs层，所述肖特基层、沟道下势垒层和上隔离层是AlGaAs层，所述上掺杂层是平面掺杂Si层，所述p型材料层是p
‑
AlGaAs层。5.根据权利要求4所述的P
‑
HEMT半导体结构，其特征在于：还包括按序设于所述沟道下势垒层和沟道层之间的下掺杂层和下隔离层，所述下掺杂层是平面掺杂Si层，所述下隔离层是AlGaAs层。6.根据权利要求4所述的P
‑
HEMT半导体结构，其特征在于：所述帽层结构设于所述p型材料层...

【专利技术属性】
技术研发人员：蔡宗叡，李元铭，
申请(专利权)人：泉州市三安集成电路有限公司，
类型：发明
国别省市：