带隙基准电路制造技术

本发明专利技术涉及集成电路技术领域，提供了一种带隙基准电路，包括：带隙核心电路；基准电流产生电路，包括第一电阻，基准电流产生电路用于根据第一双极型晶体管和第二双极型晶体管的基射电压差生成基准电流，并利用基准电流在第一电阻两端产生基准压差；电流镜像电路，包括多个电流输出支路，每个电流输出支路均利用运算放大器的反馈功能在各自的第二电阻两端产生与基准压差相同的压差，以分别将基准电流镜像到第一双极型晶体管、第二双极型晶体管和第三双极型晶体管的发射极。本发明专利技术通过采用精密匹配的电流镜像电路，保证流过各支路晶体管的电流能够实现精密的比例匹配，使得带隙基准电路能够达到较好的低温漂特性。路能够达到较好的低温漂特性。路能够达到较好的低温漂特性。

【技术实现步骤摘要】
带隙基准电路


[0001]本专利技术涉及集成电路
，具体涉及一种带隙基准电路。

技术介绍

[0002]带隙基准参考源电路广泛地应用于模拟电路中，其能够提供一个与工艺、电压和温度无关的电压，带隙基准参考源电路中的带隙基准电压源已成为大规模和超大规模集成电路以及几乎所有数字模拟系统中不可缺少的基本电路模块。所述带隙基准电压源可广泛应用于高精度比较器、A/D和D/A转换器、随机动态存储器、闪存以及系统集成芯片等电路中。
[0003]带隙基准电压源输出的带隙基准电压的温度特性和精度对整个系统的性能有直接的影响。经典的带隙基准参考源结构是利用一个具有正温度系数的电压与具有负温度系数的电压以合适的权重相加，产生一个零温度系数的参考电压。例如，双极性晶体管的基极
‑
发射极电压(V
BE
)具有负温度系数，而两个工作在不相等电流密度下的双极性晶体管的基极
‑
发射极电压之差(ΔVB
E
)与绝对温度成正比。这种带隙基准电路最为常用的产生正负温度系数电压的方法可满足中等精度应用需求的电路。
[0004]依据带隙基准电路的工作原理，Q1和Q2所在支路的电流大小是否高度匹配会极大地影响带隙基准电路产生电压的精确性和温度特性。然而，传统的带隙基准电路中，各支路上的晶体管或大电阻会由于现有集成电路工艺的限制而存在一定的失配，使得两个支路上的电流一致性较差，严重影响了带隙基准电路的精确性和温度特性。
[0005]因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

技术实现思路

[0006]为了解决上述技术问题，本专利技术提供了一种带隙基准电路，通过在基准电流的基础上对分别对各支路电流进行单独的反馈控制，使得各支路中的电阻能够实现更好的阻值匹配关系，从而能够在电路中形成精密匹配的支路电流，提高了带隙基准电路的低温漂特性。
[0007]根据本专利技术第一方面，提供了一种带隙基准电路，包括：
[0008]带隙核心电路，包括第一双极型晶体管、第二双极型晶体管和第三双极型晶体管，所述带隙核心电路用于根据所述第一双极型晶体管和所述第二双极型晶体管的基射电压差的正温度系数和所述第三双极型晶体管的基射电压的负温度系数实现带隙基准电压的输出；
[0009]基准电流产生电路，包括第一电阻，所述基准电流产生电路用于根据所述第一双极型晶体管和所述第二双极型晶体管的基射电压差生成基准电流，并利用所述基准电流在所述第一电阻两端产生基准压差；
[0010]电流镜像电路，分别与所述带隙核心电路和所述基准电流产生电路连接，所述电流镜像电路包括多个电流输出支路，所述多个电流输出支路中的每个电流输出支路均包括
第二电阻，且每个电流输出支路均利用运算放大器的反馈功能在各自的第二电阻两端产生与所述基准压差相同的压差，以分别将所述基准电流镜像到所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管的发射极。
[0011]可选地，所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管的类型相同且所述第二双极型晶体管的发射极面积大于所述第一双极型晶体管的发射极面积和所述第三双极型晶体管的发射极面积。
[0012]可选地，所述第一电阻以及每个电流输出支路上的第二电阻的阻值均小于预设阈值。
[0013]可选地，每个电流输出支路上的第二电阻的阻值与所述第一电阻的阻值之间具有相同的比例关系。
[0014]可选地，所述第一电阻以及每个电流输出支路上的第二电阻的阻值均相等。
[0015]可选地，每个电流输出支路上的第二电阻的阻值与所述第一电阻的阻值之间具有不同的比例关系。
[0016]可选地，所述基准电流产生电路还包括：
[0017]第一运算放大器，第一输入端与所述第二双极型晶体管的发射极连接，第二输入端与所述第一双极型晶体管的发射极连接；
[0018]NMOS晶体管，栅极与所述第一运算放大器的输出端连接，漏极通过所述第一电阻与电源端连接，源极与参考地连接。
[0019]可选地，所述多个电流输出支路中的每个电流输出支路均具有相同的电路结构。
[0020]可选地，所述第一电阻的第一端以及每个电流输出支路上的第二电阻的第一端均连接至同一电路节点。
[0021]可选地，每个电流输出支路均还包括：
[0022]第二运算放大器，第一输入端与所述第一电阻的第二端连接，第二输入端与对应的第二电阻的第二端连接；
[0023]PMOS晶体管，栅极与所述第二运算放大器的输出端连接，源极与对应的第二电阻的第二端连接，漏极输出镜像电流。
[0024]可选地，所述多个电流输出支路包括：
[0025]第一电流输出支路，用于提供第一镜像电流至所述第一双极型晶体管的发射极；
[0026]第二电流输出支路，用于提供第二镜像电流至所述第二双极型晶体管的发射极；
[0027]第三电流输出支路，用于提供第三镜像电流至所述第三双极型晶体管的发射极。
[0028]可选地，所述带隙核心电路还包括：
[0029]第三电阻，第一端接收所述第二镜像电流，第二端与所述第二双极型晶体管的发射极连接；
[0030]第四电阻，第一端接收所述第三镜像电流；
[0031]第五电阻，第一端与所述第四电阻的第二端连接，所述第五电阻的第二端与所述第三双极型晶体管的发射极连接，
[0032]其中，所述带隙核心电路从所述第四电阻的第一端处输出所述带隙基准电压。
[0033]可选地，所述第三电阻的阻值与所述第五电阻的阻值相同，所述第四电阻的阻值大于所述第三电阻的阻值和所述第五电阻的阻值至少一个量级。
[0034]本专利技术的有益效果至少包括：
[0035]本专利技术实施例中建立了单独的支路来根据第一双极型晶体管和第二双极型晶体管的基射电压差产生基准电流，并在基准电流的基础上利用多个运算放大器的反馈功能分别在多个电阻上产生独立且相同的压降，通过这种对各支路电流进行单独的反馈控制的方式，使得各支路中的电阻的宽度或横截面积可以做得更大，降低了各电阻的工艺误差，减小了各电阻间的边缘效应，从而使得各支路中的电阻的阻值匹配度更高，能够在电路中形成精密匹配的支路电流，提高了带隙基准电路的低温漂特性。
[0036]应当说明的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本专利技术。
附图说明
[0037]图1示出传统的一种带隙基准电路的结构示意图；
[0038]图2示出传统的另一种带隙基准电路的结构示意图；
[0039]图3示出根据本专利技术实施例提供的带隙基准电路的结构示意图。
具体实施方式
[0040]为了便于理解本专利技术，下面将参照相关附图对本专利技术进行更全面的描述。附图中给出了本专利技术的较佳实施例。但是，本专利技术可以通过不同的形式来实现，并不限于本文所描述的实施例。相反的，提供这些实施例的目的是使本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带隙基准电路，其中，包括：带隙核心电路，包括第一双极型晶体管、第二双极型晶体管和第三双极型晶体管，所述带隙核心电路用于根据所述第一双极型晶体管和所述第二双极型晶体管的基射电压差的正温度系数和所述第三双极型晶体管的基射电压的负温度系数实现带隙基准电压的输出；基准电流产生电路，包括第一电阻，所述基准电流产生电路用于根据所述第一双极型晶体管和所述第二双极型晶体管的基射电压差生成基准电流，并利用所述基准电流在所述第一电阻两端产生基准压差；电流镜像电路，分别与所述带隙核心电路和所述基准电流产生电路连接，所述电流镜像电路包括多个电流输出支路，所述多个电流输出支路中的每个电流输出支路均包括第二电阻，且每个电流输出支路均利用运算放大器的反馈功能在各自的第二电阻两端产生与所述基准压差相同的压差，以分别将所述基准电流镜像到所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管的发射极。2.根据权利要求1所述的带隙基准电路，其中，所述第一双极型晶体管、所述第二双极型晶体管和所述第三双极型晶体管的类型相同且所述第二双极型晶体管的发射极面积大于所述第一双极型晶体管的发射极面积和所述第三双极型晶体管的发射极面积。3.根据权利要求1所述的带隙基准电路，其中，所述第一电阻以及每个电流输出支路上的第二电阻的阻值均小于预设阈值。4.根据权利要求3所述的带隙基准电路，其中，每个电流输出支路上的第二电阻的阻值与所述第一电阻的阻值之间具有相同的比例关系。5.根据权利要求4所述的带隙基准电路，其中，所述第一电阻以及每个电流输出支路上的第二电阻的阻值均相等。6.根据权利要求3所述的带隙基准电路，其中，每个电流输出支路上的第二电阻的阻值与所述第一电阻的阻值之间具有不同的比例关系。7.根据权利要求1所述的带隙基准电路，其中，所述基准电流产生电路还包括：第...

【专利技术属性】
技术研发人员：蔡俊，
申请(专利权)人：安徽赛腾微电子有限公司，
类型：发明
国别省市：