串行器和解串器模块的测试方法及测试系统技术方案

本发明专利技术提供了一种串行器和解串器模块的测试方法，应用于FPGA，包括构建控制模块，加载位流，所述控制模块根据所述位流依次从存储单元读取配置信息以配置串行器和解串器模块，并在每次配置串行器和解串器模块后对串行器和解串器模块进行测试，仅需加载一次位流，而无需多次加载位流，极大的缩短了串行器和解串器模块的测试时间，进而降低了测试成本。本发明专利技术还提供了一种串行器和解串器模块的测试系统。还提供了一种串行器和解串器模块的测试系统。还提供了一种串行器和解串器模块的测试系统。

【技术实现步骤摘要】
串行器和解串器模块的测试方法及测试系统


[0001]本专利技术涉及FPGA
，尤其涉及一种串行器和解串器模块的测试方法及测试系统。

技术介绍

[0002]现场可编程门阵列(Field Programmable GateArray，FPGA)是一种特殊芯片，具有灵活性强的特点。FPGA内的串行器和解串器模块(SERializer andDESerializer，SERDES)可以应用于有线通信、无线通信、视频音频传输以及用户自定义协议等不同的工作模式。
[0003]FPGA的自动试验设备(Automatic Test Equipment，ATE)测试，通常需要将FPGA的各个测试图样单独生成位流，每个位流仅能测试部分功能，因此不得不依靠多个位流来提高测试的覆盖率。
[0004]在测试时，需要通过外部模块将不同的测试位流依次加载，加载一个位流测试某个功能，为了保证测试覆盖率，通常需要加载几百个位流才能完整覆盖测试点，而且在不同的温度下需要重复测试这些功能，进而又增加了大量的位流。因此，FPGA中的串行器和解串器模块的ATE测试中，为了提高了串行器和解串器模块的各个子模块的覆盖率，需要将串行器和解串器模块配置成多种模式，每种模式对应生成不同的位流，每个位流承载串行器和解串器模块不同的配置信息。如图1所示，加载位流1，位流1中包含串行器和解串器模块的配置信息1，配置串行器和解串器模块，然后对串行器和解串器模块进行测试模式 1，加载位流2，位流2中包含串行器和解串器模块的配置信息2，配置串行器和解串器模块，然后对串行器和解串器模块进行测试模式2，依次类推，加载位流n，位流n中包含串行器和解串器模块的配置信息n，配置串行器和解串器模块，然后对串行器和解串器模块进行测试模式n。
[0005]测试功能越复杂，位流的数据量越大，加载位流的时间也越长，并且每次加载位流都需要等待FPGA清空之前的配置内容的之后才可以加载新的位流，极大的增加了测试的时间。
[0006]因此，有必要提供一种新型的串行器和解串器模块的测试方法及测试系统以解决现有技术中存在的上述问题。

技术实现思路

[0007]本专利技术的目的在于提供一种串行器和解串器模块的测试方法及测试系统，缩短串行器和解串器模块的测试时间。
[0008]为实现上述目的，本专利技术的所述串行器和解串器模块的测试方法，应用于 FPGA，包括：
[0009]构建控制模块；
[0010]加载位流，所述控制模块根据所述位流依次从存储单元读取配置信息以配置串行器和解串器模块，并在每次配置串行器和解串器模块后对串行器和解串器模块进行测试。
[0011]所述串行器和解串器模块的测试方法的有益效果在于：构建控制模块，加载位流，所述控制模块根据所述位流依次从存储单元读取配置信息以配置串行器和解串器模块，并在每次配置串行器和解串器模块后对串行器和解串器模块进行测试，仅需加载一次位流，而无需多次加载位流，极大的缩短了串行器和解串器模块的测试时间，进而降低了测试成本。
[0012]可选地，执行所述加载位流之前，还包括：
[0013]将串行器和解串器模块的所有配置信息存入所述存储单元中。
[0014]可选地，所述将串行器和解串器模块的所有配置信息存入所述存储单元中，包括：
[0015]将串行器和解串器模块的所有配置信息的不同部分存入所述存储单元中。
[0016]可选地，所述存储单元包括FPGA的寄存器、分布式RAM或块RAM。
[0017]可选地，所述控制模块根据所述位流依次从存储单元读取配置信息以配置串行器和解串器模块，包括：
[0018]所述控制模块从所述存储单元读取配置信息，将所述配置信息写入串行器和解串器模块的控制寄存器，以配置串行器和解串器模块。
[0019]可选地，每次配置串行器和解串器模块后，还包括：对串行器和解串器模块进行初始化。
[0020]可选地，所述控制模块包括状态机或软核微处理器。
[0021]本专利技术还提供了一种串行器和解串器模块的测试系统，应用于FPGA，包括构建单元、位流加载单元和测试单元，所述构建单元用于构建控制模块，所述位流加载单元用于加载位流，所述控制模块用于根据所述位流依次从存储单元读取配置信息以配置串行器和解串器模块，所述测试单元用于在每次配置串行器和解串器模块后对串行器和解串器模块进行测试。
[0022]所述串行器和解串器模块的测试系统的有益效果在于：所述构建单元用于构建控制模块，所述位流加载单元用于加载位流，所述控制模块用于根据所述位流依次从存储单元读取配置信息以配置串行器和解串器模块，所述测试单元用于在每次配置串行器和解串器模块后对串行器和解串器模块进行测试，仅需加载一次位流，而无需多次加载位流，极大的缩短了串行器和解串器模块的测试时间，进而降低了测试成本。
[0023]可选地，所述存储单元包括FPGA的寄存器、分布式RAM或块RAM。
[0024]可选地，所述控制模块包括状态机或软核微处理器。
附图说明
[0025]图1为现有技术中串行器和解串器模块的ATE测试流程图；
[0026]图2为本专利技术一些实施例中串行器和解串器模块的测试方法的流程图；
[0027]图3为本专利技术一些实施例中串行器和解串器模块的测试系统的结构框图。
具体实施方式
[0028]为使本专利技术的目的、技术方案和优点更加清楚，下面将结合本专利技术的附图，对本专利技术实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。基于本专利技术中的实施例，本领域普通技术人员在没有作出创造
性劳动前提下所获得的所有其他实施例，都属于本专利技术保护的范围。除非另外定义，此处使用的技术术语或者科学术语应当为本专利技术所属领域内具有一般技能的人士所理解的通常意义。本文中使用的“包括”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。
[0029]针对现有技术存在的问题，本专利技术的实施例提供了一种串行器和解串器模块的测试方法。参照图2，所述串行器和解串器模块的测试方法，应用于FPGA，包括以下步骤：
[0030]S1：构建控制模块；
[0031]S2：加载位流，所述控制模块根据所述位流依次从存储单元读取配置信息以配置串行器和解串器模块，并在每次配置串行器和解串器模块后对串行器和解串器模块进行测试。
[0032]一些实施例中，执行所述加载位流之前，还包括：将串行器和解串器模块的所有配置信息存入所述存储单元中。
[0033]一些实施例中，每次配置串行器和解串器模块后，还包括：对串行器和解串器模块进行初始化。
[0034]图3为本专利技术一些实施例中串行器和解串器模块的测试系统的结构框图。参照图3，所述串行器和解串器模块的测试系统用于实现所述串行器和解串器模块的测试方法，所述串行器和解串器模块的测试系统1本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种串行器和解串器模块的测试方法，应用于FPGA，其特征在于，包括：构建控制模块；加载位流，所述控制模块根据所述位流依次从存储单元读取配置信息以配置串行器和解串器模块，并在每次配置串行器和解串器模块后对串行器和解串器模块进行测试。2.根据权利要求1所述的串行器和解串器模块的测试方法，其特征在于，执行所述加载位流之前，还包括：将串行器和解串器模块的所有配置信息存入所述存储单元中。3.根据权利要求2所述的串行器和解串器模块的测试方法，其特征在于，所述将串行器和解串器模块的所有配置信息存入所述存储单元中，包括：将串行器和解串器模块的所有配置信息的不同部分存入所述存储单元中。4.根据权利要求1～3任意一项所述的串行器和解串器模块的测试方法，其特征在于，所述存储单元包括FPGA的寄存器、分布式RAM或块RAM。5.根据权利要求1所述的串行器和解串器模块的测试方法，其特征在于，所述控制模块根据所述位流依次从存储单元读取配置信息以配置串行器和解串器模块，包括：所述控制模块从所述存储单元读...

【专利技术属性】
技术研发人员：秦世博，
申请(专利权)人：上海安路信息科技股份有限公司，
类型：发明
国别省市：