一种I2S主从模式控制电路制造技术

本实用新型专利技术公开了一种I2S主从模式控制电路，主要由I2S主机模块、I2S从机模块、时钟产生单元构成，时钟产生单元用于产生串行时钟SCLK；I2S主机模块和I2S从机模块经过选择开关接入APB总线，通过APB总线连接SoC处理器，选择开关由主从选择位控制；I2S主机模块和I2S从机模块的数据端口均连接输入输出配置单元，输入输出配置单元由主从选择位控制；当主从选择位＝1时，IO引脚输出串行时钟SCLK和帧同步信号WS，并发送至芯片外设；当主从选择位＝0时，芯片外设的串行时钟SCLK和帧同步信号WS从IO引脚输入。基于本实用新型专利技术的芯片可灵活配置芯片I2S外设工作于主机模式或从机模式。I2S外设工作于主机模式或从机模式。I2S外设工作于主机模式或从机模式。

【技术实现步骤摘要】
一种I2S主从模式控制电路


[0001]本技术涉及I2S设备
，尤其是一种I2S主从模式控制电路。

技术介绍

[0002]I2S(Inter—IC Sound)总线，又称集成电路内置音频总线，是飞利浦公司为数字音频设备之间的音频数据传输而制定的一种总线标准。I2S有3个主要信号：1、串行时钟SCLK，也叫位时钟BCLK，即对应数字音频的每一位数据，SCLK都有1个脉冲，SCLK的频率＝2
×
采样频率
×
采样位数；2、帧时钟LRCK，也称WS，用于切换左右声道的数据，LRCK为“1”则表示正在传输的是右声道数据，为“0”则表示正在传输的是左声道数据，LRCK的频率等于采样频率；3、串行数据SDATA，就是用二进制补码表示的音频数据。
[0003]在I2S总线中，任何设备都可以通过提供必需的时钟信号成为系统的主导设备(即主机)，而从属设备(即从机)通过外部时钟信号来得到它的内部时钟信号，也就是说任何设备既可以作为主机，也可以作为从机。然而，现有的音频处理芯片普遍仅支持一种芯片外设。在芯片设计时，将芯片外设设计成主机后，将不能再应用于从机模式；将芯片外设设计成从机后，也将不能再应用于主机模式。

技术实现思路

[0004]针对现有芯片仅支持一种芯片外设的问题，本技术提供一种I2S主从模式控制电路，将I2S主机和I2S从机封装到一起，并通过同步时序逻辑电路实现主从模式的切换。
[0005]一种I2S主从模式控制电路，主要由I2S主机模块、I2S从机模块、时钟产生单元构成；所述时钟产生单元用于产生串行时钟SCLK，并通过AHB总线连接SoC处理器；所述I2S主机模块和所述I2S从机模块经过选择开关接入APB总线，通过APB总线连接SoC处理器；选择开关由主从选择位控制，当主从选择位＝1时选通I2S主机模块，当主从选择位＝0时选通I2S从机模块，主从选择位位于系统配置寄存器中，由SoC处理器通过AHB总线传输至所述时钟产生单元；所述I2S主机模块和所述I2S从机模块的数据端口均连接输入输出配置单元，输入输出配置单元对外形成IO引脚；所述输入输出配置单元由主从选择位控制，当主从选择位＝1时，IO引脚输出串行时钟SCLK和帧同步信号WS，并发送至芯片外设；当主从选择位＝0时，芯片外设的串行时钟SCLK和帧同步信号WS从IO引脚输入。
[0006]进一步的，所述时钟产生单元由主从选择位控制启用和禁用，当主从选择位＝1时，时钟产生单元启用，当主从选择位＝0时，时钟产生单元禁用。
[0007]进一步的，所述时钟产生单元还用于产生主时钟，主时钟为主从选择位＝1时，外部音频解码芯片的工作时钟MCLK。
[0008]进一步的，所述时钟产生单元主要由分频器和选择器构成，晶振时钟分两路连接第一选择器，一路直接接入第一选择器，另一路通过第一分频器接入第一选择器，第一选择器根据场景需要选择后输出主时钟；主时钟一路直接输出，另一路通过第二分频器输出串行时钟并输入第二选择器，第二选择器另一路输入为芯片外设从IO引脚输入的串行时钟，
第二选择器根据主从选择位选择后向芯片I2S输出正反相的串行时钟；当主从选择位＝1时，第二选择器输出主时钟经过第二分频器产生的串行时钟；当主从选择位＝0时，第二选择器输出芯片外设从IO引脚输入的串行时钟。
[0009]进一步的，第一选择器的两条输入支路和主时钟通过第二分频器输出串行时钟的支路均设置有由SoC处理器控制的门控开关。
[0010]进一步的，I2S主从模式控制电路还包括时钟复位单元，所述时钟复位单元用于选择时钟输入源，产生各路时钟对应的满足异步复位同步释放逻辑的复位信号。
[0011]进一步的，I2S主从模式控制电路还包括分频系数实时配置单元，用于实时更新系统配置寄存器中的分频系数。
[0012]本技术的有益效果：1、可灵活配置芯片I2S外设工作于主机模式或从机模式；2、可根据I2S工作状态产生/关断时钟信号，降低芯片功耗；3、芯片I2S外设工作于主机模式时，可通过系统配置寄存器实现对音频设备典型采样频率的实时配置。
附图说明
[0013]图1是实施例1中I2S主从模式控制电路的结构框图；
[0014]图2是实施例1中时钟产生单元的结构框图；
[0015]图3是实施例1中分频系数实时配置单元的结构框图；
[0016]图4是实施例1中分频系数实时配置时序图。
具体实施方式
[0017]下面结合附图和具体实施方式对本技术作进一步详细的说明。本技术的实施例是为了示例和描述起见而给出的，而并不是无遗漏的或者将本技术限于所公开的形式。很多修改和变化对于本领域的普通技术人员而言是显而易见的。选择和描述实施例是为了更好说明本技术的原理和实际应用，并且使本领域的普通技术人员能够理解本技术从而设计适于特定用途的带有各种修改的各种实施例。
[0018]实施例1
[0019]一种I2S主从模式控制电路，如图1所示，主要由I2S主机模块、I2S从机模块、时钟产生单元构成。参照图1所示，所述时钟产生单元输入晶振时钟I2SCLK，输出串行时钟SCLK和主时钟MCLK，其中主时钟MCLK为主从选择位＝1时，外部音频解码芯片的工作时钟，主时钟并不是I2S协议中的信号，而是本实施例为了使得芯片适用于更多应用场景而特别设计的时钟。主时钟MCLK的频率通常是串行时钟SCLK频率的4倍。
[0020]图1中的主从选择位，位于系统配置寄存器中，由SoC处理器配置，并通过AHB总线传输至时钟产生单元。主从选择位＝1，表示芯片作为I2S主机；主从选择位＝0，表示芯片作为I2S从机。
[0021]时钟产生单元的具体电路结构可以基于现有硬件电路实现，本实施例采用的时钟产生单元的结构框图如图2所示，主要由分频器和选择器构成。
[0022]晶振时钟i2s_osc_clk分两路连接第一选择器MUX1，一路直接接入第一选择器MUX1，另一路通过第一分频器DIV1接入第一选择器MUX1，第一选择器MUX1根据场景需要选择后输出主时钟i2s_mclk。
[0023]主时钟i2s_mclk一路直接输出i2s_mclk_out，另一路通过第二分频器DIV2输出串行时钟i2s_sclk_out，并将串行时钟i2s_sclk_out输入第二选择器MUX2；第二选择器MUX2另一路输入为芯片外设从IO引脚输入的串行时钟i2s_sclk_in，第二选择器MUX2根据主从选择位选择后，向芯片I2S输出正反相的串行时钟i2s_sclk、i2s_n_sclk。
[0024]当主从选择位＝1时，第二选择器MUX2输出主时钟经过第二分频器DIV2产生的串行时钟i2s_sclk_out；当主从选择位＝0时，第二选择器MUX2输出芯片外设从IO引脚输入的串行时钟i2s_sclk_in。
[0025]图2中，第一选择器的两条输入支路和主时钟通过第二分频器本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种I2S主从模式控制电路，其特征在于，主要由I2S主机模块、I2S从机模块、时钟产生单元构成；所述时钟产生单元用于产生串行时钟SCLK，并通过AHB总线连接SoC处理器；所述I2S主机模块和所述I2S从机模块经过选择开关接入APB总线，通过APB总线连接SoC处理器；选择开关由主从选择位控制，当主从选择位＝1时选通I2S主机模块，当主从选择位＝0时选通I2S从机模块，主从选择位位于系统配置寄存器中，由SoC处理器通过AHB总线传输至所述时钟产生单元；所述I2S主机模块和所述I2S从机模块的数据端口均连接输入输出配置单元，输入输出配置单元对外形成IO引脚；所述输入输出配置单元由主从选择位控制，当主从选择位＝1时，IO引脚输出串行时钟SCLK和帧同步信号WS，并发送至芯片外设；当主从选择位＝0时，芯片外设的串行时钟SCLK和帧同步信号WS从IO引脚输入。2.根据权利要求1所述的I2S主从模式控制电路，其特征在于，所述时钟产生单元由主从选择位控制启用和禁用，当主从选择位＝1时，时钟产生单元启用，当主从选择位＝0时，时钟产生单元禁用。3.根据权利要求1所述的I2S主从模式控制电路，其特征在于，所述时钟产生单元还用于产生主时钟，主时钟为主从选择位＝1时，外...

【专利技术属性】
技术研发人员：刘先博，顾大晔，黄光红，韩琼磊，王媛，刘国成，
申请(专利权)人：安徽芯纪元科技有限公司，
类型：新型
国别省市：