一种PCIE端口顺序识别系统及方法技术方案

本发明专利技术属于PCIE端口识别技术领域，具体提供一种PCIE端口顺序识别系统及方法，所述系统包括板卡和主板；所述主板上设置有主板逻辑芯片和高速连接器；主板CPU预先配置每个端口的PWM占空比或频率，每个端口的配置不同；选择每个高速连接器的至少一个引脚设置为检测专用引脚，高速连接器的检测专用引脚与主板逻辑芯片通信；主板逻辑芯片通过检测专用引脚与板卡通信连接；主板逻辑芯片发出的预先配置的PWM占空比或频率到对应的板卡，对接收到的PWM占空比或频率进行处理，返回信息到主板逻辑芯片或BMC；主板逻辑芯片对接收到的信息进行解析，记录对应板卡的端口归属信息到BMC。可以快速区分PCIE的端口归属。区分PCIE的端口归属。区分PCIE的端口归属。

【技术实现步骤摘要】
一种PCIE端口顺序识别系统及方法


[0001]本专利技术涉及PCIE端口识别
，具体涉及一种PCIE端口顺序识别系统及方法。

技术介绍

[0002]随着时代的快速发展，CPU的高速IO口逐渐增多，PCIE的lane数也最多可以增加到128条，64个port，这些port可用于连接NVME硬盘、GPU卡、网卡、RAID卡等设备，相同的设备有多个的时候，排序对于维护和日常使用是非常关键的，OS中可通过CPU中的port顺序定位具体卡的位置。
[0003]是通过在PCIE引出的port口上定义一组I2C或者通过2
‑
4PIN来做portID，I2C的方式较为常见，通过I2C写入到背板CPLD寄存器或者Riser的FRU中，记录当前port口的来源和归属信息，最后由BMC在读取CPLD寄存器或者FRU的信息做处理后显示在Web中。
[0004]通过I2C写入FRR或者CPLD寄存器至少需要占用高速连接器上的4个PIN，在一些设计中往往没有4个IO用于I2C通信。

技术实现思路

[0005]是通过在PCIE引出的port口上定义一组I2C或者通过2
‑
4PIN来做portID，I2C的方式较为常见，通过I2C写入到背板CPLD寄存器或者Riser的FRU中，记录当前port口的来源和归属信息，最后由BMC在读取CPLD寄存器或者FRU的信息做处理后显示在Web中。通过I2C写入FRR或者CPLD寄存器至少需要占用高速连接器上的4个PIN，在一些设计中往往没有4个IO用于I2C通信，本专利技术提供一种PCIE端口顺序识别系统及方法。
[0006]第一方面，本专利技术技术方案提供一种PCIE端口顺序识别系统，包括板卡、BMC、设置有CPU的主板；
[0007]所述主板上设置有主板逻辑芯片和高速连接器；
[0008]主板CPU预先配置每个端口的PWM占空比或频率，其中每个端口的配置不同；
[0009]选择每个高速连接器的至少一个引脚设置为检测专用引脚，高速连接器的检测专用引脚与主板逻辑芯片通信；
[0010]主板逻辑芯片通过检测专用引脚与板卡通信连接；
[0011]主板逻辑芯片发出的预先配置的PWM占空比或频率到对应的板卡，板卡将主板逻辑芯片发出的预先配置的PWM占空比或频率进行处理，返回信息到主板逻辑芯片或BMC；
[0012]主板逻辑芯片与BMC通信连接，用于对接收到的信息进行解析，记录对应板卡的端口归属信息到BMC。
[0013]优选地，所述板卡包括第一类板卡和/或第二类板卡；第一类板卡为设置有逻辑芯片的板卡，第二类板卡为没设置逻辑芯片的板卡；
[0014]主板逻辑芯片通过检测专用引脚与第一类板卡的逻辑芯片连接；主板逻辑芯片发出的预先配置的PWM占空比或频率到对应的板卡的逻辑芯片，第一类板卡的逻辑芯片对主
板逻辑芯片发出的预先配置的PWM占空比或频率进行解析，第一类板卡的逻辑芯片与BMC通信连接，记录对应板卡的端口归属信息到BMC；
[0015]第二类板卡上设置有占空比反转模块或分频模块；
[0016]每个第二类板卡上的占空比反转模块或分频模块与所在板卡连接的高速连接器的检测专用引脚连接，用于将主板逻辑芯片发出的预先配置的PWM占空比或频率通过检测专用引脚发送到对应的占空比反转模块或分频模块进行处理，返回处理后的信息到主板逻辑芯片；
[0017]主板逻辑芯片与BMC通信连接，用于对接收到的处理后的信息进行解析，记录对应板卡的端口归属信息到BMC。
[0018]优选地，第一类板卡上的逻辑芯片通过I2C与BMC通信。
[0019]优选地，第二类板卡包括Riser卡和无逻辑芯片的背板；
[0020]第一类板卡包括设置有逻辑芯片的背板。
[0021]优选地，每个第二类板卡上均设置有电源，每个高速连接器的检测专用引脚包括第一检测专用引脚和第二检测专用引脚；
[0022]占空比反转模块包括MOS管，MOS管的栅极与该MOS管所在板卡连接的高速连接器的第一检测专用引脚连接，MOS管的漏极与该MOS管所在板卡连接的高速连接器的第二检测专用引脚连接，MOS管的漏极还通过电阻与该MOS管所在板卡的电源连接，MOS管的源极接地。
[0023]优选地，所述MOS管为P型MOS管。
[0024]优选地，分频模块包括D触发器；
[0025]当分频模块包括一个D触发器时，D触发器的输入端与该D触发器所在板卡连接的高速连接器的第一检测专用引脚连接，D触发器的输出端与该D触发器所在板卡连接的高速连接器的第二检测专用引脚连接。
[0026]优选地，当分频模块包括多于一个D触发器时，所有D触发器级联，第一个D触发器的输入端与该D触发器所在板卡连接的高速连接器的第一检测专用引脚连接，最后一个D触发器的输出端与该D触发器所在板卡连接的高速连接器的第二检测专用引脚连接。
[0027]第二方面，本专利技术技术方案还提供一种基于第一方面所述系统的PCIE端口顺序识别方法，所述方法包括如下步骤：
[0028]主板逻辑芯片按照预设配置发送PWM占空比或频率到对应板卡；
[0029]主板逻辑芯片在设定时间内接收到返回信息时，判断板卡为无逻辑芯片板卡，并对接收到的返回信息进行解析，记录当前板卡的端口归属信息到BMC；
[0030]主板逻辑芯片在设定时间内未接收到返回信息时，判断板卡为设置有逻辑芯片的板卡；板卡上的逻辑芯片将接收到的返回信息进行解析，记录当前板卡的端口归属信息到BMC。
[0031]从以上技术方案可以看出，本专利技术具有以下优点：在单服务器PCIE设备越来越多的情况下，可以快速区分PCIE的port归属及多个PCIE设备的顺序，提升了可维护性，同时对故障定位起到一定的帮助作用。通过不同的PWM占空比和不同频率区分不同的port口，节省I2C的协议开发资源和开发难度，降低了开发成本和周期。
[0032]此外，本专利技术设计原理可靠，结构简单，具有非常广泛的应用前景。
[0033]由此可见，本专利技术与现有技术相比，具有突出的实质性特点和显著地进步，其实施的有益效果也是显而易见的。
附图说明
[0034]为了更清楚地说明本专利技术实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，对于本领域普通技术人员而言，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0035]图1是本专利技术一个实施例的系统的示意性框图。
[0036]图2是本专利技术一个实施例的转空比反转模块示意图。
[0037]图3是本专利技术一个实施例的分频模块示意图。
具体实施方式
[0038]相同的设备有多个的时候，排序对于维护和日常使用是非常关键的，OS中可通过CPU中的port顺序定位具体卡的位置。是通过在PCIE引出的port口上定义一组I2C或者通过本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种PCIE端口顺序识别系统，其特征在于，包括板卡、BMC、设置有CPU的主板；所述主板上设置有主板逻辑芯片和高速连接器；主板CPU预先配置每个端口的PWM占空比或频率，其中每个端口的配置不同；选择每个高速连接器的至少一个引脚设置为检测专用引脚，高速连接器的检测专用引脚与主板逻辑芯片通信；主板逻辑芯片通过检测专用引脚与板卡通信连接；主板逻辑芯片发出的预先配置的PWM占空比或频率到对应的板卡，板卡将主板逻辑芯片发出的预先配置的PWM占空比或频率进行处理，返回信息到主板逻辑芯片或BMC；主板逻辑芯片与BMC通信连接，用于对接收到的信息进行解析，记录对应板卡的端口归属信息到BMC。2.根据权利要求1所述的PCIE端口顺序识别系统，其特征在于，所述板卡包括第一类板卡和/或第二类板卡；第一类板卡为设置有逻辑芯片的板卡，第二类板卡为没设置逻辑芯片的板卡；主板逻辑芯片通过检测专用引脚与第一类板卡的逻辑芯片连接；主板逻辑芯片发出的预先配置的PWM占空比或频率到对应的板卡的逻辑芯片，第一类板卡的逻辑芯片对主板逻辑芯片发出的预先配置的PWM占空比或频率进行解析，第一类板卡的逻辑芯片与BMC通信连接，记录对应板卡的端口归属信息到BMC；第二类板卡上设置有占空比反转模块或分频模块；每个第二类板卡上的占空比反转模块或分频模块与所在板卡连接的高速连接器的检测专用引脚连接，用于将主板逻辑芯片发出的预先配置的PWM占空比或频率通过检测专用引脚发送到对应的占空比反转模块或分频模块进行处理，返回处理后的信息到主板逻辑芯片；主板逻辑芯片与BMC通信连接，用于对接收到的处理后的信息进行解析，记录对应板卡的端口归属信息到BMC。3.根据权利要求2所述的PCIE端口顺序识别系统，其特征在于，第一类板卡上的逻辑芯片通过I2C与BMC通信。4.根据权利要求2所述的PCIE端口顺序识别系统，其特征在于，第二类板卡包括Riser卡和无...

【专利技术属性】
技术研发人员：王红磊，刘圣金，
申请(专利权)人：苏州浪潮智能科技有限公司，
类型：发明
国别省市：