半导体存储器装置制造方法及图纸

提供了一种半导体存储器装置。所述半导体存储器装置可以包括：基底；第一下布线图案和第一上布线图案堆叠在基底上且彼此间隔开；第二下布线图案和第二上布线图案，堆叠在基底上且彼此间隔开，并且与第一下布线图案和第一上布线图案间隔开；第一栅极线，围绕第一下布线图案和第一上布线图案；第二栅极线，围绕第二下布线图案和第二上布线图案并且与第一栅极线间隔开；第一下源/漏区；第一上源/漏区；以及第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接。漏区和第二栅极线彼此电连接。漏区和第二栅极线彼此电连接。

【技术实现步骤摘要】
半导体存储器装置
[0001]本申请要求于2021年6月24日在韩国知识产权局提交的第10
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2021
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0082023号韩国专利申请的优先权，上述申请的全部内容通过引用包含于此。


[0002]本公开的各方面涉及半导体存储器装置和用于制造该半导体存储器装置的方法。

技术介绍

[0003]半导体存储器装置可以被分类为易失性存储器装置和非易失性存储器装置。易失性存储器装置是当存储器装置的电力供应被移除或关闭时其中存储的数据被移除或丢失的存储器装置，并且示例可以包括SRAM(静态RAM)、DRAM(动态RAM)和SDRAM(同步DRAM)。非易失性存储器装置是即使当失去或移除存储器装置的电力供应时也在其中保留存储的数据的存储器装置，并且示例可以包括ROM(只读存储器)、PROM(可编程ROM)、EPROM(电可编程ROM)、EEPROM(电可擦除可编程ROM)、闪存装置、电阻存储器装置(诸如PRAM(相变RAM)、FRAM(铁电RAM)、RRAM(电阻式RAM))等。
[0004]DRAM使用电容器在其中存储数据，而SRAM可以使用锁存器在其中存储数据。与DRAM相比，SRAM具有较低的集成密度，但是SRAM的优点在于其外围电路简单，SRAM以低功率高速操作，并且不需要周期性地刷新存储的信息。
[0005]随着半导体存储器装置的集成度不断提高，各个电路图案变得更加小型化，以在同一区域中实现更多数量的半导体存储器装置。为此，正在研究使用多栅极晶体管的半导体存储器装置。

技术实现思路

[0006]本公开的一些方面提供了具有提高的集成密度和降低的工艺难度的半导体存储器装置。
[0007]本公开的一些方面提供了用于制造具有提高的集成密度和降低的工艺难度的半导体存储器装置的方法。
[0008]本公开不限于上文提供的方面或在此明确陈述的那些方面。在此未提及的本公开的其他方面和目的可以基于以下描述来理解，并且可以基于本公开提供的专利技术构思的实施例的示例来更清楚地理解。此外，将容易理解的是，可以使用权利要求书中所示的装置及其组合来实现根据本公开的一些方面、目的和优点。
[0009]根据本专利技术构思的一些方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底；第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；第二栅极线，在第二方向上延伸，并且围绕第
二下布线图案和第二上布线图案，第二栅极线在第二方向上与第一栅极线间隔开；第一下源/漏区，具有第一导电类型，位于第一栅极线的一个侧表面上，并且连接到第一下布线图案；第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线的一个侧表面上，并且连接到第一上布线图案；以及第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接，其中，第一叠置接触件与第一栅极线至少部分地竖直叠置，其中，第一栅极线包括第一栅电极和凹陷覆盖图案，其中，凹陷覆盖图案覆盖第一栅电极的与第一叠置接触件叠置的顶表面，其中，第二栅极线包括第二栅电极和栅极覆盖图案，其中，栅极覆盖图案覆盖第二栅电极的顶表面，并且其中，凹陷覆盖图案的底表面的竖直水平低于栅极覆盖图案的底表面的竖直水平。
[0010]根据本专利技术构思的一些方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底；第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，其中，第二栅极线在第二方向上与第一栅极线间隔开；第一下源/漏区，具有第一导电类型，位于第一栅极线的一侧上，并且连接到第一下布线图案；第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线的一侧上，并且连接到第一上布线图案；以及公共接触件，在与基底的顶表面相交的第三方向上延伸，其中，公共接触件连接到第一下源/漏区和第一上源/漏区；以及叠置接触件，将公共接触件与第二栅极线彼此电连接，叠置接触件与第一栅极线至少部分地叠置。
[0011]根据本专利技术构思的一些方面，提供了一种半导体存储器装置，所述半导体存储器装置包括：基底；第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，其中，第二栅极线在第二方向上与第一栅极线间隔开；第三栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案，并且在第一方向上与第一栅极线间隔开；第四栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，并且在第二方向上与第三栅极线间隔开；第一下源/漏区，具有第一导电类型，位于第一栅极线与第三栅极线之间，并且连接到第一下布线图案；第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线与第三栅极线之间，并且连接到第一上布线图案；以及第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接，其中，第一叠置接触件与第一栅极线至少部分地叠置，其中，第一栅极线至第四栅极线中的每条包括栅电极和覆盖栅电极的顶表面的栅极覆盖图案，其中，第一栅极线还包括第一凹陷覆盖图案，第一凹陷覆盖图案覆盖第一栅极线的栅电极的与第一叠置接触件叠置的顶表面，并且其中，第一凹陷覆盖图案的底表面的竖直水平低于栅极覆盖图案的底表面的竖直水平。
附图说明
[0012]通过参照附图详细描述本公开的实施例的一些示例，本公开的以上和其他方面和特征将变得更加明显，在附图中：
[0013]图1是用于示出根据一些实施例的半导体存储器装置的电路图；
[0014]图2是用于示出图1的半导体存储器装置的示例性布局图；
[0015]图3是沿着图2的线A
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A截取的剖视图；
[0016]图4是沿着图2中的线B
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B截取的剖视图；
[0017]图5是沿着图2中的线C
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C截取的剖视图；
[0018]图6至图8是用于示出根据一些实施例本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，所述半导体存储器装置包括：基底；第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，第二栅极线在第二方向上与第一栅极线间隔开；第一下源/漏区，具有第一导电类型，位于第一栅极线的一个侧表面上，并且连接到第一下布线图案；第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线的一个侧表面上，并且连接到第一上布线图案；以及第一叠置接触件，将第一下源/漏区、第一上源/漏区和第二栅极线彼此电连接，其中，第一叠置接触件与第一栅极线至少部分地竖直叠置，其中，第一栅极线包括第一栅电极和凹陷覆盖图案，其中，凹陷覆盖图案覆盖第一栅电极的与第一叠置接触件叠置的顶表面，其中，第二栅极线包括第二栅电极和栅极覆盖图案，其中，栅极覆盖图案覆盖第二栅电极的顶表面，并且其中，凹陷覆盖图案的底表面的竖直水平低于栅极覆盖图案的底表面的竖直水平。2.如权利要求1所述的半导体存储器装置，其中，第一叠置接触件的底表面的竖直水平低于或等于栅极覆盖图案的底表面的竖直水平，并且其中，第一叠置接触件的底表面的竖直水平高于凹陷覆盖图案的底表面的竖直水平。3.如权利要求1所述的半导体存储器装置，其中，凹陷覆盖图案的顶表面和栅极覆盖图案的顶表面彼此共面。4.如权利要求1所述的半导体存储器装置，其中，凹陷覆盖图案的底表面的竖直水平高于或等于第一上布线图案的顶表面的竖直水平。5.如权利要求1所述的半导体存储器装置，其中，第一叠置接触件包括：第一延伸部分，在第一方向上延伸并且与第一下布线图案和第一上布线图案叠置；以及第二延伸部分，在第二方向上从第一延伸部分延伸并且与第一栅极线和第二栅极线叠置。6.如权利要求1所述的半导体存储器装置，其中，第一导电类型是n型，并且第二导电类型是p型。7.如权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括分离绝缘膜，分离绝缘膜包括：第一分离部分，位于第一栅极线的一侧上，第一分离部分将第一下源/漏区与第一上源/漏区彼此分离；以及
第二分离部分，位于第一栅极线的与所述一侧相对的另一侧上，其中，第二分离部分的顶表面的竖直水平高于第一分离部分的顶表面的竖直水平。8.如权利要求7所述的半导体存储器装置，其中，第二分离部分的顶表面的竖直水平高于或等于第一上布线图案的顶表面的竖直水平。9.如权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：第三栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案，并且在第一方向上与第一栅极线间隔开；第四栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，并且在第二方向上与第三栅极线间隔开；第二下源/漏区，具有第一导电类型，位于第二栅极线与第四栅极线之间，并且连接到第二下布线图案；第二上源/漏区，具有第二导电类型，位于第二栅极线与第四栅极线之间，并且连接到第二上布线图案；以及第二叠置接触件，将第二下源/漏区、第二上源/漏区和第三栅极线彼此电连接。10.一种半导体存储器装置，所述半导体存储器装置包括：基底；第一下布线图案和第一上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸；第二下布线图案和第二上布线图案，顺序地堆叠在基底上并且彼此间隔开，均在第一方向上延伸，第二下布线图案和第二上布线图案在与第一方向相交的第二方向上与第一下布线图案和第一上布线图案间隔开；第一栅极线，在第二方向上延伸，并且围绕第一下布线图案和第一上布线图案；第二栅极线，在第二方向上延伸，并且围绕第二下布线图案和第二上布线图案，其中，第二栅极线在第二方向上与第一栅极线间隔开；第一下源/漏区，具有第一导电类型，位于第一栅极线的一侧上，并且连接到第一下布线图案；第一上源/漏区，具有与第一导电类型不同的第二导电类型，位于第一栅极线的一侧上，并且连接到第一上布线图案；以及公共接触件，在与基底的顶表面相交的第三方向上延伸，其中，公共接触件连接到第一下源/漏区和第一上源/漏区；以及叠置接触件，将公共接触件与第二...

【专利技术属性】
技术研发人员：朴星一，朴宰贤，金旻奎，崔道永，河大元，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：