半导体装置制造方法及图纸

公开了半导体装置，所述半导体装置包括：有源图案，位于基底上；源极/漏极图案，位于有源图案上；沟道图案，位于有源图案上，连接到源极/漏极图案，并且包括堆叠的半导体图案；栅电极，在第一方向上延伸并与沟道图案叠置；以及栅极绝缘层，位于栅电极与沟道图案之间。源极/漏极图案包括第一半导体层和第二半导体层，第一半导体层包括中心部分和边缘部分，中心部分包括与栅极绝缘层接触的第二外侧表面，边缘部分与中心部分的一侧相邻并且包括与栅极绝缘层接触的第一外侧表面。与第一外侧表面相比，第二外侧表面进一步朝向第二半导体层凹陷。第二外侧表面进一步朝向第二半导体层凹陷。第二外侧表面进一步朝向第二半导体层凹陷。

【技术实现步骤摘要】
半导体装置
[0001]本申请要求于2021年6月24日在韩国知识产权局提交的第10
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2021
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0081981号韩国专利申请的优先权，该韩国专利申请的全部内容通过引用包含于此。


[0002]本公开涉及一种半导体装置和制造该半导体装置的方法，并且具体地，涉及一种包括场效应晶体管的半导体装置和制造该半导体装置的方法。

技术介绍

[0003]一种半导体装置包括由金属氧化物半导体场效应晶体管(MOS
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FET)组成的集成电路。为了满足对具有小图案尺寸和减小的设计规则的半导体装置的日益增长的需求，MOS
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FET正被加速地缩小。MOS
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FET的缩小可能导致半导体装置的操作性质的劣化。正在进行各种研究以克服与半导体装置的缩小相关的技术限制并实现高性能半导体装置。

技术实现思路

[0004]专利技术构思的实施例提供了一种具有改善的可靠性和电特性的半导体装置。
[0005]专利技术构思的实施例提供了一种制造具有改善的可靠性和电特性的半导体装置的方法。
[0006]根据专利技术构思的实施例，一种半导体装置可以包括：有源图案，位于基底上；源极/漏极图案，位于有源图案上；沟道图案，设置在有源图案上并且连接到源极/漏极图案，沟道图案包括堆叠为彼此间隔开的半导体图案；栅电极，在第一方向上延伸并与沟道图案叠置；以及栅极绝缘层，置于栅电极与沟道图案之间。源极/漏极图案可以包括第一半导体层和在第一半导体层上的第二半导体层，并且第一半导体层可以包括中心部分和与中心部分在第一方向上的一侧相邻的边缘部分。边缘部分可以包括与栅极绝缘层接触的第一外侧表面，并且中心部分可以包括与栅极绝缘层接触的第二外侧表面。与第一外侧表面相比，第二外侧表面可以朝向第二半导体层进一步凹陷。
[0007]根据专利技术构思的实施例，一种半导体装置可以包括：基底，包括外围区域；外围有源图案，位于外围区域上；外围源极/漏极图案，位于外围有源图案上；外围沟道图案，位于外围有源图案上，外围沟道图案包括交替堆叠的牺牲层和半导体图案，半导体图案包括硅(Si)，牺牲层包括硅锗(SiGe)；外围栅电极，位于外围沟道图案上；以及衬层，置于外围栅电极与外围沟道图案之间。衬层可以具有在1nm至5nm的范围内的厚度，衬层可以包括硅锗(SiGe)或锗(Se)。衬层的锗浓度可以高于牺牲层的锗浓度，并且衬层的锗浓度与牺牲层的锗浓度之间的差可以大于5at％。
[0008]根据专利技术构思的实施例，一种半导体装置可以包括：有源图案，位于基底上；源极/漏极图案，位于有源图案上；沟道图案，设置在有源图案上并且连接到源极/漏极图案，沟道图案包括第一半导体图案、第二半导体图案和第三半导体图案，第一半导体图案、第二半导体图案和第三半导体图案被顺序堆叠为彼此间隔开；栅电极，在第一方向上延伸并与沟道
图案叠置，栅电极包括置于基底与第一半导体图案之间的第一部分、置于第一半导体图案与第二半导体图案之间的第二部分、置于第二半导体图案与第三半导体图案之间的第三部分以及在第三半导体图案上的第四部分；栅极绝缘层，置于沟道图案与栅电极之间；栅极间隔件，位于栅电极的侧表面上；栅极覆盖图案，位于栅电极的顶表面上；第一层间绝缘层，位于栅极覆盖图案上；有源接触件，设置为穿透第一层间绝缘层并且结合到源极/漏极图案；栅极接触件，设置为穿透第一层间绝缘层并且结合到栅电极；第二层间绝缘层，位于第一层间绝缘层上；第一金属层，设置在第二层间绝缘层中，第一金属层包括第一互连线，第一互连线分别电连接到有源接触件和栅极接触件；第三层间绝缘层，位于第二层间绝缘层上；以及第二金属层，设置在第三层间绝缘层中。第二金属层可以包括第二互连线，第二互连线分别电连接到第一互连线，并且第一半导体图案可以包括在第一方向上彼此相对的第一侧表面和第二侧表面。第一侧表面和第二侧表面可以被栅极绝缘层覆盖。第一半导体图案的锗浓度可以从第一侧表面朝向第一半导体图案的中心区域减小，可以在中心区域处具有最小值，并且可以从中心区域朝向第二侧表面增大。
[0009]根据专利技术构思的实施例，一种制造半导体装置的方法可以包括以下步骤：在基底上交替堆叠牺牲层和有源层；对牺牲层和有源层进行图案化以在有源图案上形成堆叠图案；在堆叠图案上形成衬层；在衬层上形成牺牲图案；在牺牲图案的一侧蚀刻堆叠图案以形成凹部，在蚀刻工艺期间衬层的蚀刻速率高于牺牲层的蚀刻速率以形成凹部；在凹部中形成包括第一半导体层和在第一半导体层上的第二半导体层的源极/漏极图案；去除牺牲图案和衬层以形成外部区域；去除通过外部区域暴露的牺牲层以形成内部区域；以及形成栅电极以填充外部区域和内部区域。
附图说明
[0010]通过以下结合附图的简要描述将更清楚地理解示例实施例，在附图中，相同的附图标记始终表示相同的元件。如在此所描述的，附图表示非限制性示例实施例。
[0011]图1是示出根据专利技术构思的示例实施例的半导体装置的平面图。
[0012]图2A至图2F是分别沿着图1的线A
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A'、线B
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B'、线C
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C'、线D
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D'、线E
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E'和线F
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F'截取的剖视图。
[0013]图3A是沿着图2A的线M
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M'截取的俯视图。
[0014]图3B是沿着图2A的线N
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N'截取的俯视图。
[0015]图4是根据对比示例的沿着图2A的线M
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M'截取以示出半导体装置的俯视图。
[0016]图5A至图5B、图6A至图6B、图7A至图7D、图8A至图8D、图9A至图9D和图10A至图10D是示出根据专利技术构思的示例实施例的制造半导体装置的方法的剖视图。
[0017]图11A至图11B、图12A至图12B、图13A至图13B和图14A至图14B是示出根据专利技术构思的示例实施例的在PMOSFET区域上形成第一源极/漏极图案的方法的平面图。
[0018]图15和图16均是根据专利技术构思的示例实施例的沿着图2A的线M
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M'截取以示出半导体装置的剖视图。
具体实施方式
[0019]图1是示出根据专利技术构思的示例实施例的半导体装置的平面图。图2A至图2F是分
别沿着图1的线A
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A'、线B
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B'、线C
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C'、线D
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D'、线E
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E'和线F
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F'截取的剖视图。图3A是沿着图2A的线M
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M'截取的俯视图。图3B是沿着图2A的线N
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N'截取的俯视图。
[0020]参照图1，可以提供包括逻辑单元区域LCR和外围区域PER的基底100。基底100可以是由硅、锗、硅锗或化合物半导体材料等形成或者包括硅、锗、硅锗或化合物半导体材料等的半导体基底。本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体装置，所述半导体装置包括：有源图案，位于基底上；源极/漏极图案，位于有源图案上；沟道图案，设置在有源图案上并且连接到源极/漏极图案，沟道图案包括堆叠为彼此间隔开的半导体图案；栅电极，在第一方向上延伸并与沟道图案叠置；以及栅极绝缘层，置于栅电极与沟道图案之间，其中，源极/漏极图案包括第一半导体层和位于第一半导体层上的第二半导体层，其中，第一半导体层包括中心部分和与中心部分在第一方向上的一侧相邻的边缘部分，其中，边缘部分包括与栅极绝缘层接触的第一外侧表面，其中，中心部分包括与栅极绝缘层接触的第二外侧表面，并且其中，与第一外侧表面相比，第二外侧表面朝向第二半导体层进一步凹陷。2.如权利要求1所述的半导体装置，其中，中心部分与作为半导体图案中的一个的第一半导体图案接触，其中，边缘部分在与第一方向交叉的第二方向上具有第一厚度，其中，中心部分在第二方向上具有第二厚度，并且其中，第一厚度与第二厚度的比率在0.5至1的范围内。3.如权利要求1所述的半导体装置，其中，第一外侧表面和第二外侧表面构成第一半导体层的外侧表面，其中，第一半导体层的外侧表面具有朝向第二半导体层凹陷的轮廓。4.如权利要求1所述的半导体装置，其中，栅电极包括填充半导体图案中的相邻半导体图案之间的空间的部分，并且其中，中心部分与所述部分相邻，并且栅极绝缘层置于中心部分与所述部分之间。5.如权利要求1所述的半导体装置，其中，作为半导体图案中的一个的第一半导体图案包括在第一方向上彼此相对的第一侧表面和第二侧表面，其中，第一侧表面和第二侧表面被栅极绝缘层覆盖，并且其中，第一半导体图案的锗浓度从第一侧表面朝向第一半导体图案的中心区域减小，在中心区域处具有最小值，并且从中心区域朝向第二侧表面增大。6.如权利要求1所述的半导体装置，所述半导体装置还包括：栅极间隔件，位于栅电极的侧表面上，其中，第一半导体层的边缘部分覆盖栅极间隔件的端部。7.如权利要求1所述的半导体装置，其中，作为半导体图案中的一个的第一半导体图案在第一方向上的最大宽度是第一宽度，其中，第一半导体层在第一方向上的最大宽度是第二宽度，其中，第二半导体层在第一方向上的最大宽度是第三宽度，其中，第二宽度大于第一宽度，并且
其中，第三宽度大于第二宽度。8.如权利要求1所述的半导体装置，其中，源极/漏极图案包括硅锗，并且其中，第二半导体层的锗浓度高于第一半导体层的锗浓度。9.如权利要求8所述的半导体装置，其中，第一半导体层的锗浓度在0at％至10at％的范围内，并且其中，第二半导体层的锗浓度在30at％至70at％的范围内。10.如权利要求1所述的半导体装置，其中，源极/漏极图案设置在形成在有源图案的上部中的凹部中，其中，第一半导体层覆盖凹部的内表面，其中，第二半导体层填充凹部，并且其中，第二半导体层的体积大于第一半导体层的体积。11.一种半导体装置，所述半导体装置包括：基底，包括外围区域；外围有源图案，位于外围区域上；外围源极/漏极图案，位于外围有源图案上；外围沟道图案，位于外围有源图案上，外围沟道图案包括交替堆叠的牺牲层和半导体图案，半导体图案包括硅，并且牺牲层包括硅锗；外围栅电极，位于外围沟道图案上；以及衬层，置于外围栅电极与外围沟道图案之间，其中，衬层具有在1nm至5nm的范围内的厚度，其中，衬层包括硅锗或锗，其中，衬层的锗浓度高于牺牲层的锗浓度，并且其中，衬层的锗浓度与牺牲层的锗浓度之间的差大...

【专利技术属性】
技术研发人员：郑秀珍，金真范，金茶惠，张仁圭，申东石，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：