阻抗校准以及相关联的方法、装置和系统制造方法及图纸

本发明专利技术涉及阻抗校准以及相关联的方法、装置和系统。一种半导体装置可以包含输入/输出I/O接口区域。所述半导体装置还可以包含多个ZQ校准电路，其中所述多个ZQ校准电路中的每个ZQ校准电路被定位成与所述I/O接口区域的相关联部分相邻。所述半导体装置还可以包含多个插补电路，其中所述多个插补电路中的每个插补电路被定位成与所述I/O接口区域的相关联部分相邻并且被配置成基于多个其它校准代码生成校准代码。进一步地，所述I/O接口区域的与所述多个插补电路相关联的部分至少部分地定位在所述I/O接口区域的与所述多个ZQ校准电路相关联的部分之间。的部分之间。的部分之间。

【技术实现步骤摘要】
阻抗校准以及相关联的方法、装置和系统
[0001]分案申请信息
[0002]本申请是申请日为2021年4月6日、申请号为202110366812.8、专利技术名称为“阻抗校准以及相关联的方法、装置和系统”的专利技术专利申请案的分案申请。
[0003]优先权要求
[0004]本申请要求针对“阻抗校准以及相关联的方法、装置和系统(Impedance Calibration，and Associated Methods，Devices，and Systems)”于2020年4月14日提交的美国专利申请序列号16/848,093的提交日期的权益。


[0005]本公开的实施例总体上涉及半导体装置阻抗校准。更具体地，各个实施例涉及执行ZQ校准并且涉及相关方法、装置和系统。

技术介绍

[0006]半导体存储器装置通常以内部半导体集成电路的形式设置于计算机或其它电子系统中。有许多不同类型的存储器，包含例如随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、电阻式随本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种装置，其包括：多个阻抗校准电路；以及插补电路，其被配置成基于经由所述多个阻抗校准电路中的一或多个阻抗校准电路、另一个插补电路或其任一组合而生成的两个或更多个其他校准代码来生成校准代码。2.根据权利要求1所述的装置，其中所述多个阻抗校准电路中的每一者被配置成生成用于调整I/O接口区域的相关联部分的电路系统的校准代码。3.根据权利要求1所述的装置，其中所述多个阻抗校准电路包括至少两个(2)阻抗校准电路。4.根据权利要求3所述的装置，其进一步包括至少两个(2)额外插补电路，I/O接口区域的与所述插补电路和所述至少两个(2)额外插补电路相关联的每个部分至少部分地定位在所述I/O接口区域的与所述至少两个(2)阻抗校准电路中的第一阻抗校准电路相关联的第一部分与所述I/O接口区域的与所述至少两个(2)阻抗校准电路中的第二阻抗校准电路相关联的第二部分之间。5.根据权利要求4所述的装置，其中所述I/O接口区域的与所述插补电路相关联的第三部分至少部分地定位在所述I/O接口区域的与所述至少两个(2)额外插补电路中的第一插补电路相关联的第四部分和所述I/O接口区域的与所述至少两个(2)额外插补电路中的第二插补电路相关联的第五部分之间。6.根据权利要求1所述的装置，其中所述多个阻抗校准电路中的每一者邻近相关联的I/O接口区域的第一边缘或所述相关联的I/O接口区域的第二边缘定位，所述第二边缘与所述第一边缘相对。7.根据权利要求6所述的装置，其中所述插补电路邻近所述相关联的I/O接口区域的第三边缘或所述相关联的I/O接口区域的第四边缘定位，所述相关联的I/O接口区域的所述第三边缘和所述相关联的I/O接口区域的所述第四边缘中的每一者邻近所述相关联的I/O接口区域的所述第一边缘和所述相关联的I/O接口区域的所述第二边缘中的每一者。8.根据权利要求1所述的装置，其中所述多个阻抗校准电路中的每一者邻近相关联的I/O接口区域的第一边缘、所述相关联的I/O接口区域的第二边缘或所述相关联的I/O接口区域的第三边缘定位，所述第一边缘与所述第二边缘相对并且邻近所述第三边缘。9.根据权利要求8所述的装置，其中所述插补电路邻近所述相关联的I/O接口区域的所述第三边缘或所述相关联的I/O接口区域的第四边缘定位，所述第三边缘与所述第四边缘相对。10.一种方法，其包括：确定用于半导体装置的第一阻抗校准代码和第二阻抗校准代码；以及基于所述第一阻抗校准代码和所述第二阻抗校准代码而确定用于所述半导体装置的第三校准代码。11.根据权利要求10所述的方法，其中确定所述第三校准代码包括经由与I/O接口的第三部分相关联的插补电路而确定用于所述I/O...

【专利技术属性】
技术研发人员：李玄元，
申请(专利权)人：美光科技公司，
类型：发明
国别省市：