用于具有相邻平面干扰检测的智能验证的设备和方法技术

提供了一种设备，该设备包括多个非易失性存储器单元和耦接到非易失性存储器单元的控制电路。该控制电路被配置为对耦接到第一字线的第一组非易失性存储器单元执行第一编程

【技术实现步骤摘要】
用于具有相邻平面干扰检测的智能验证的设备和方法


[0001]本申请涉及一种存储器装置及其操作方法，并且更具体地，用于具有相邻平面干扰检测的智能验证的设备和方法。

技术介绍

[0002]半导体存储器广泛用于各种电子装置，诸如蜂窝电话、数码相机、个人数字助理、医疗电子、移动计算装置、服务器、固态驱动器、非移动计算装置和其他装置。半导体存储器可以包括非易失性存储器或易失性存储器。即使在非易失性存储器未连接到电源(例如，电池)时，非易失性存储器也允许存储和保留信息。非易失性存储器的示例包括闪速存储器(例如，NAND型和NOR型闪速存储器)。
[0003]存储器系统可用于存储由主机装置(或其他客户端)提供的数据。然而，在操作此类存储器系统时存在各种挑战。特别是，随着存储器单元尺寸的减小以及存储器阵列密度的增加，保持所存储数据的完整性变得更具挑战性。

技术实现思路

[0004]一个实施例包含设备，其包含多个非易失性存储器单元和耦接到非易失性存储器单元的控制电路。控制电路配置为在耦接到第一字线的第一组非易失性存储器单元上执行第一编程
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验证迭代，以确定将第一组非易失性存储器单元编程到第一编程状态的第一开始编程电压，并且仅如果缺陷条件不存在，才将耦接到第一字线的第二组非易失性存储器单元以第一开始编程电压开始编程。
[0005]一个实施例包含一种设备，其包含多个非易失性存储器单元和耦接到非易失性存储器单元的控制电路。控制电路配置为编程并验证耦接到第一平面和第二平面上的第一字线的第一组存储器单元，以确定将第一组存储器单元编程到特定编程状态所需的第一开始编程电压，确定第一平面的编程比第二平面更慢预定的量，编程并验证耦接到第二平面上的第一字线的第二组存储器单元，以确定将第二组存储器单元编程到特定编程状态所需的第二开始编程电压，终止编程耦接到第一平面上的第一字线的存储器单元，并且以第二编程电压开始编程耦接到第二平面上的第一字线的第三组存储器单元。
[0006]一个实施例包含一种方法，其包含同时地编程耦接到第一平面和第二平面上的第一字线的非易失性存储器单元，确定第一平面的编程比第二平面更慢预定的量，终止编程耦接到第一平面上的第一字线的非易失性存储器单元，并且在耦接到第二平面上的第一字线的第一组非易失性存储器单元上执行编程
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验证迭代，以确定将第一组非易失性存储器单元编程到第一编程状态的开始编程电压。
附图说明
[0007]相同编号的元件指的是不同图中的共同部件。
[0008]图1是描绘存储器系统的一个实施例的框图；
[0009]图2是存储器裸芯的一个实施例的框图；
[0010]图3是三维存储器结构的一个实施例的部分的立体图；
[0011]图4A是具有两个平面的存储器结构的框图；
[0012]图4B描绘了存储器单元的块的部分的顶视图；
[0013]图4C描绘了存储器单元的块的部分的截面图；
[0014]图4D描绘了选择栅极层和字线层的图；
[0015]图4E是存储器单元的存储器孔的截面图；
[0016]图4F是多个NAND串的示意图；
[0017]图5描绘了阈值电压分布；
[0018]图6是描述将数据值分配到数据状态的一个示例的表；
[0019]图7A
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7E描绘了各种阈值电压分布并且描述了用于编程非易失性存储器的过程；
[0020]图8是描述用于编程非易失性存储器的过程的实施例的流程图；
[0021]图9描绘了编程和验证操作期间的字线电压；
[0022]图10是描述用于编程非易失性存储器的另一过程的实施例的流程图；
[0023]图11是具有两个平面的存储器结构的框图；
[0024]图12A
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12C描绘了各种阈值电压分布；
[0025]图13A
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13C描绘了各种阈值电压分布；
[0026]图14A
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14B描绘了各种阈值电压分布；
[0027]图15是描述用于编程非易失性存储器的另一过程的实施例的流程图。
具体实施方式
[0028]一些非易失性存储器装置用于存储电荷的两个范围，因此可以在两个数据状态之间编程/擦除存储器单元：擦除状态和编程状态(对应于数据“1”和数据“0”)。这样的装置被称为二进制装置或单级单元(SLC)并且数据为二进制数据。
[0029]相比之下，多状态闪速存储器单元(存储多状态数据)是通过标识多个不同的允许阈值电压范围来实现。每个不同的阈值电压范围对应于该组数据比特的预定值。例如，一些存储器单元可以存储两个或更多个比特。编程到存储器单元中的数据与存储器单元的阈值电压范围之间的具体关系取决于存储器单元所采用的数据编码方案。
[0030]除了由多状态存储器架构导致的容量增益之外，存储器技术的显著优势还源于存储器单元的物理维度的稳步缩小。较小的存储器单元可以在给定的裸芯区域上更密集地封装，从而以与较早的存储器技术相同的价格来提供更高的存储器容量。然而，缩放存储器单元的尺寸会带来一定的风险。
[0031]实际上，密集封装这种较小的存储器单元可能导致制造缺陷增加，诸如相邻字线之间的短路、字线和互连之间的短路、字线和衬底之间的短路以及断开的字线。这种制造缺陷常常导致存储在正被编程的字线上和附近的字线上的数据的破坏。
[0032]在一些情况下，在制造期间和在封装和运输存储器装置之前进行的测试期间未发现这些制造缺陷。相反，这种潜在的制造缺陷可能仅在端用户开始编程和擦除这类存储器设备中的存储器单元之后才开始破坏数据。
[0033]一些存储器技术通过在编程之后读取编程数据或在完成编程之后评估性能来寻
求对抗潜在的制造缺陷。然而，到已完成编程时，该编程过程可能已经损坏存储在其他附近存储器单元中的数据。
[0034]此外，一些非易失性存储器装置包括多平面存储器结构组织，并且多个平面中连接到相同字线的存储器单元可以被同时编程。尽管多平面编程可以提高编程速度，但是诸如在一个平面上的上述字线缺陷的任何缺陷都可能干扰在同时编程平面上的存储器单元的编程。在实现某些字线跳过智能
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验证算法时，一种这样的干扰机制会导致对较低编程状态的过编程。
[0035]描述了实现字线跳过智能
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验证算法的技术，该算法在编程期间检测如果其中一个平面上存在缺陷条件，则终止在包括检测到的缺陷的平面上的编程，以减少或消除对其他平面的编程干扰。
[0036]图1是实现所述技术的存储器系统100的实施例的框图。在一个实施例中，存储器系统100是固态驱动器(“SSD”)。存储系统100还可以是存储卡、USB驱动器或其他类型的存储系统。所提出的技术不限于任何一种类型的存储器系统。存储器系统100连接到主机102，主机102可以是计算机、服务器、电子装置(例如，智能电话、平板电脑或其本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，包括：多个非易失性存储器单元；以及耦接到所述非易失性存储单元的控制电路，所述控制电路配置为：对耦接到第一字线的第一组非易失性存储器单元执行第一编程
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验证迭代，以确定将所述第一组非易失性存储器单元编程到第一编程状态的第一起始编程电压；并且仅当不存在缺陷条件时才以所述第一起始编程电压开始编程耦接到所述第一字线的第二组非易失性存储器单元。2.根据权利要求1所述的设备，其中所述控制电路还配置为确定是否存在所述缺陷条件。3.根据权利要求1所述的设备，其中所述控制电路还配置为，如果存在所述缺陷条件，则在完成编程所述非易失性存储器单元之前终止编程所述非易失性存储器单元。4.根据权利要求1所述的设备，其中所述控制电路还配置为：编程所述非易失性存储器单元的第一平面和第二平面；以及如果编程所述第一平面比编程所述第二平面更慢第一量，则确定存在所述缺陷条件。5.根据权利要求4所述的设备，其中所述第一量是编程过程的预定迭代次数。6.根据权利要求4所述的设备，其中所述控制电路还配置为，在确定存在所述缺陷条件之后，在完成编程所述第一平面之前终止编程所述第一平面。7.根据权利要求4所述的设备，其中所述控制电路还配置为，在确定存在所述缺陷条件之后继续编程所述第二平面。8.根据权利要求1所述的设备，其中所述控制电路还被配置为，仅当不存在所述缺陷条件时才以所述第一起始编程电压开始编程耦接到第二字线的第三组非易失性存储器单元。9.根据权利要求1所述的设备，其中所述控制电路还配置为：对耦接到所述第一字线的第三组非易失性存储器单元执行第二编程
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验证迭代，以确定将所述第三组非易失性存储器单元编程到所述第一编程状态的第二起始编程电压；以及如果存在所述缺陷条件，则以所述第二起始编程电压开始编程耦接到所述第一字线的所述第二组非易失性存储器单元。10.根据权利要求9所述的设备，其中所述控制电路还配置为，如果存在所述缺陷条件，则以所述第二起始编程电压开始编程耦接到第二字线的第四组非易失性存储器单元。11.根据权利要求9所述的设备，其中所述控制电路还配置为：编程所述非易失性存储器单元的第一平面和第二平面；如果编程所述第一平面比编程所述第二平面更慢第一量，则确定存在所述缺陷条件；在确定存在所述缺陷条件后，在完成编程所述第一平面...

【专利技术属性】
技术研发人员：田璇，殷冠华，李靓，
申请(专利权)人：桑迪士克科技有限责任公司，
类型：发明
国别省市：