芯片损伤位置定位方法技术

本发明专利技术公开了一种存储器损伤位置定位方法，针对失效的芯片样品，进行预检查，初步确定芯片样品的失效范围；对初步确定的失效范围内的重掺杂P型区与其附近的多晶硅之间进行电性连接，然后进行电压衬度。本发明专利技术中将多晶硅与P+区进行电性连接，通过P+区的电压衬度结果来同步反应N+区的电压衬度，解决N+区电压衬度无法反馈缺陷结果的问题，能迅速定位失效的位置，找到失效的原因，及时调整工艺，提高良率。提高良率。提高良率。

【技术实现步骤摘要】
芯片损伤位置定位方法
[0001]

[0002]本专利技术涉及半导体器件制造失效分析领域，特别是指一种芯片损伤位置定位方法。

技术介绍

[0003]在芯片的制造工艺中，芯片的制造良率不可能达到100%。比如存储器芯片,存储器经过测试，总会有一些存储单元会出现失效的问题，对这些失效的问题需要进行分析，找出原因以及时改进工艺，提高良率。
[0004]对于Memory产品，Bitmap tool是电学定位中最重要的工具之一 。Bitmap工具是一种工程分析用数据显示工具，可将NVM内所有存储单元数据以格点形式直观显示，我们可以使用颜色对电学故障进行分类来定义数据“0”和“1”，如图1。图中有数据“0”错误的存储单元我们采用红色标识将其表示出来，数据“1”错误采用绿色标识，数据“0”和“1”均有错误采用黄色标识。这样形成一个存储单元阵列的Bitmap，可以很直观地显示出那些存储单元由问题以及存在什么问题。
[0005]针对完整的“行”或“列”的后道金属层次失效，我们可以按照失效地址从样品的俯视视角从一端到另一端在显微镜或电镜下依次进行目视检查，直至找到失效位置，如图2。经过检查图2中是典型的整列失效，对应的是M1金属短路结果。
[0006]但对于某些产品前道结构的失效，当无法做到精确定位到某个比特时，我们无法透过层间膜看到完整的失效形貌。比如某产品Bulk（全片）操作后，读取结果为行失效，无法通过VT Margin测试筛选出写入深度最差的bit，即IO整体较差，失效位置无法收敛，呈现一条平行于X轴的直线。
[0007]使用电压衬度像（VC：Voltage Contrast）的方式可以帮助解决上述问题。当电子束(离子束)扫描样品表面时，会与表面产生非弹性碰撞，并放射出一些低能(＜50 eV)的二次电子。这些电子一般仅能离开表面30nm以内，利用侦测器前端外加几百伏特的电压将这些二次电子吸收并成像，就是电压衬度像。样品表面的电位会影响二次电子的产率，电位越高放射二次电子量越少，电位越低放射量越多，利用此电压衬度像可以判断连接线（包括金属、多晶、接触孔等）的短路与断路。
[0008]实际应用中，一般采用低压电子束或者高压离子束进行电压衬度实验，N+的Source和 Drain 均是暗的，此时若衬底AA有损伤（当存储器AA注入为N型时），通过电压衬度均为暗场，无法确认异常所在位置。如图3所示，是低压电子束和高压离子束的电压衬度像，在两种模式下，正常状态和异常状态下N+区的电压衬度像均显示为暗，这导致无法确认异常。
[0009]如图4所示的电压衬度对比，看到了字线多晶硅的VC异常，但无法定位到具体哪一个bit失效。传统方法是采用二分法，将整块IO区域进行离子束镀Pt保护，由整根多晶硅
poly的两端向中心FIB(聚焦离子束)推断面，需要边推边确认，需要耗费大量人力资源，需使用机台时间数个小时甚至更长的时间。
[0010]
技术实现思路

[0011]本专利技术所要解决的技术问题在于提供一种芯片损伤位置定位方法，找出失效的位置以分析其失效原因。
[0012]为解决上述问题，本专利技术所述的芯片损伤位置定位方法，包含：一种芯片损伤位置定位方法，其特征在于：针对失效的芯片样品，进行预检查，初步确定芯片样品的失效范围；对初步确定的失效范围内的重掺杂P型区与多晶硅之间进行短接，然后进行电压衬度。
[0013]进一步地，所述的预检查，包括进行光学目视检查，或者是使用剥离手段去除表层金属后进行的后道结构的显微或者电压衬度检查。
[0014]进一步地，所述的剥离手段包括研磨或者是聚焦离子束。
[0015]进一步地，所述的重掺杂区与多晶硅之间采用金属进行连接。
[0016]进一步地，采用聚焦离子束将重掺杂区与多晶硅之间采用金属铂进行连接。
[0017]本专利技术中将多晶硅与P+区进行电性连接，通过P+区的电压衬度结果来同步反应N+区的电压衬度，解决N+区电压衬度无法反馈缺陷结果的问题，能迅速定位失效的位置，找到失效的原因，及时调整工艺，提高良率。
[0018]附图说明
[0019]图1 是芯片的Bitmap图，使用颜色对电学故障进行分类来定义数据“0”和“1”。
[0020]图2 是现有技术中在显微镜下依次进行目视检查直至找到失效位置的示意图。
[0021]图3 是低压和高压模式下的电压衬度对比。在电压衬度实验中，N+的Source和 Drain 均是暗的，此时若衬底AA有损伤（当存储器AA注入为N型时），电压衬度像均为暗场，无法确认异常所在位置。
[0022]图4 是电压衬度中，看到了字线多晶硅的VC异常，但无法定位到具体位置的实际操作图。
[0023]图5 是本专利技术将多晶硅与P+区进行电性连接之后的原理及实施例示意图。
[0024]图6 是本专利技术实施例最终找到有源区损伤位置后，对损伤位置X方向断面分析的显微照片。
[0025]图7 是本专利技术实施例最终找到有源区损伤位置后，对损伤位置Y方向断面分析的显微照片。
[0026]具体实施方式
[0027]以下结合附图给出本专利技术的具体实施方式，对本专利技术中的技术方案进行清楚、完
整的描述，但本专利技术不限于以下的实施方式。显然，所描述的实施例是本专利技术的一部分实施例，而不是全部的实施例。根据下面说明和权利要求书，本专利技术的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本专利技术实施例的目的。本专利技术能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本专利技术的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。应当明白，当元件或层被称为“在
…
上”、“与
…
相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在
…
上”、“与
…
直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本专利技术教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
[0028]本专利技术所述的存储器损伤位置定位方法，主要是为了快速找到芯片失效的位置，判断缺陷的类型以尽快解决工艺上的问题。
[0029]对于一失效的存储器芯片，如图5所示，首先使用传统的分析方法大致确定了失效位置。包括一些初步的电压衬度检查或者光学目视检查等手段，先确定缺陷的大致本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种芯片损伤位置定位方法，其特征在于：针对失效的芯片样品，进行预检查，初步确定芯片样品的失效范围；对初步确定的失效范围内的重掺杂P型区与其附近的多晶硅之间进行电性连接，然后进行电压衬度。2.如权利要求1所述的芯片损伤位置定位方法，其特征在于：所述的预检查，包括进行光学目视检查，或者是使用剥离手段去除表层金属后进行的后道结构的显微或者电压衬度检查。3.如权利要求2所述的芯片损伤位置定位方法，其特征在于：所述的剥离手段包括研磨或者是聚焦离子束。4.如权利要求1所述的芯片损伤位置定位方法，其特征在于：所述的重掺杂P型...

【专利技术属性】
技术研发人员：徐嘉良，
申请(专利权)人：上海华虹宏力半导体制造有限公司，
类型：发明
国别省市：