半导体装置制造方法及图纸

一种半导体装置，包括：形成有一个或多个像素的像素区域；和形成有用于存储来自各像素的输出信号的一个或多个ＤＲＡＭ单元的ＤＲＡＭ单元区域，通过同一半导体制造工序来形成构成像素区域和ＤＲＡＭ单元区域的各层。（*该技术在2023年保护过期，可自由使用*）

【技术实现步骤摘要】

本专利技术涉及一种半导体装置及其制造方法以及摄像装置，该半导体装置具有形成有像素的像素区域和形成有存储来自像素的输出信号的存储元件的存储元件区域。
技术介绍
在一个芯片上混装了CMOS图像传感器和临时保存图像数据的DRAM的情况下，在DRAM单元使用叠层式电容器时，从基板到形成于叠层式电容器上层的最下层布线的空间层间膜形成得较厚，随之整个芯片也形成得较厚。因此，如果形成于芯片表面上的微透镜也不能形成得充分薄，则不能按照芯片的厚度增大焦点距离，使得聚焦焦点位于基板近前的位置上。如果对光电二极管的聚光不充分，则会使CMOS图像传感器的灵敏度降低。如图65所示，如果层间膜较厚，则将很难利用微透镜在基板表面上聚光。特别是在像素尺寸被缩小的情况下，该趋势更加明显。
技术实现思路
本专利技术就是鉴于上述问题而提出的，其目的在于，提供一种半导体装置及其制造方法以及摄像装置，该半导体装置可以避免因通过微透镜照射的光的聚焦位置位于像素的前方而导致的灵敏度降低。本专利技术者经过认真研究得到以下所示的专利技术。本专利技术把半导体装置作为对象，该半导体装置具有形成有一个或多个像素的像素区域；和用于存储来自所述像素的输出信号的一个或多个存储元件的存储元件区域。本专利技术的特征是，通过同一工序来形成构成所述像素区域和所述存储元件区域的各层。附图说明图1A、图1B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的剖面图。图2A、图2B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图1A、图1B的剖面图。图3A、图3B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图2A、图2B的剖面图。图4A、图4B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图3A、图3B的剖面图。图5A、图5B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图4A、图4B的剖面图。图6A、图6B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图5A、图5B的剖面图。图7A、图7B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图6A、图6B的剖面图。图8A、图8B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图7A、图7B的剖面图。图9A、图9B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图8A、图8B的剖面图。图10A、图10B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图9A、图9B的剖面图。图11A、图11B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图10A、图10B的剖面图。图12A、图12B是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图11A、图11B的剖面图。图13是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图12A、图12B的剖面图。图14是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图12A、图12B的剖面图。图15是按步骤顺序概略表示本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图12A、图12B的剖面图。图16是本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构图。图17是本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构图。图18是本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构图。图19是本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的像素形成区域的平面结构图。图20是适用于本专利技术的第1实施方式中的DRAM混装型CMOS图像传感器的叠层型DRAM的平面结构图。图21A、图21B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的剖面图。图22A、图22B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图21A、图21B的剖面图。图23A、图23B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图22A、图22B的剖面图。图24A、图24B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图23A、图23B的剖面图。图25A、图25B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图24A、图24B的剖面图。图26A、图26B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图25A、图25B的剖面图。图27A、图27B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图26A、图26B的剖面图。图28A、图28B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图27A、图27B的剖面图。图29A、图29B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图28A、图28B的剖面图。图30A、图30B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图28A、图28B的剖面图。图31A、图31B是按步骤顺序概略表示本专利技术的第2实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图28A、图28B的剖面图。图32A、图32B是按步骤顺序概略表示本专利技术的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的剖面图。图33A、图33B是按步骤顺序概略表示本专利技术的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图32A、图32B的剖面图。图34A、图34B是按步骤顺序概略表示本专利技术的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图33A、图33B的剖面图。图35A、图35B是按步骤顺序概略表示本专利技术的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图34A、图34B的剖面图。图36A、图36B是按步骤顺序概略表示本专利技术的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图35A、图35B的剖面图。图37A、图37B是按步骤顺序概略表示本专利技术的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图36A、图36B的剖面图。图38A、图38B是按步骤顺序概略表示本专利技术的第3实施方式中的DRAM混装型CMOS图像传感器的制造方法的承接图37A、图37B的剖面图。图39A、图39B是按步骤顺序概略表示本专利技术本文档来自技高网...

【技术保护点】
一种半导体装置，其特征在于，包括：形成有一个或多个像素的像素区域；和形成有用于存储来自所述像素的输出信号的一个或多个存储元件的存储元件区域，构成所述像素区域和所述存储元件区域的各层通过同一步骤形成。

【技术特征摘要】

【专利技术属性】
技术研发人员：大川成实，
申请(专利权)人：富士通微电子株式会社，
类型：发明
国别省市：JP[日本]