存储器件和包括该存储器件的半导体器件制造技术

提供了一种存储器件。该存储器件包括：堆叠的多个存储芯片，其中，存储芯片中的每一个包括存储单元阵列，该存储单元阵列包括多个存储单元行；芯片标识符生成器，被配置为生成指示存储芯片中的每一个的芯片标识符的芯片标识符信号；刷新计数器，被配置为响应于刷新命令生成用于刷新存储单元行的目标行地址；以及目标行地址生成器，接收芯片标识符信号和目标行地址，并且基于芯片标识符信号输出目标行地址和将目标行地址反相而获得的反相目标行地址之一作为刷新行地址，并对与刷新行地址相对应的存储单元行执行刷新操作。应的存储单元行执行刷新操作。应的存储单元行执行刷新操作。

【技术实现步骤摘要】
存储器件和包括该存储器件的半导体器件


[0001]本公开涉及一种存储器件和包括该存储器件的半导体器件。

技术介绍

[0002]诸如动态随机存取存储器件(DRAM)的非易失性存储器件可以将数据存储在单元电容器中。数据可以以电荷的形式存储在单元电容器中，并且存储在单元电容器中的电荷可能会随着时间的推移而丢失。因此，可以在存储在单元电容器中的电荷完全丢失之前使用感测/放大和重写数据的刷新操作。

技术实现思路

[0003]本公开的实施例提供了一种能够分散功率噪声和/或热量从而提高产品可靠性的存储器件。
[0004]本公开的实施例还提供了一种包括能够分散功率噪声和/或热量从而提高产品可靠性的存储器件的半导体器件。
[0005]然而，本公开的实施例不限于本文所阐述的那些。通过参考下面给出的本公开的详细描述，本公开的上述和其他实施例对于本公开所属领域的普通技术人员而言将变得更加清楚。
[0006]根据本公开的实施例，存储器件包括：堆叠的多个存储芯片，其中，存储芯片中的每一个包括存储单元阵列，该存储单元阵列包括多个存储单元行；芯片标识符生成器，被配置为生成指示存储芯片中的每一个的芯片标识符的芯片标识符信号；刷新计数器，被配置为响应于刷新命令生成用于刷新存储单元行的目标行地址；以及目标行地址生成器，被配置为：接收芯片标识符信号和目标行地址，并且基于芯片标识符信号输出目标行地址和将目标行地址反相而获得的反相目标行地址之一作为刷新行地址，并对与刷新行地址相对应的存储单元行执行刷新操作。
[0007]根据本公开的上述和其他实施例，存储器件包括第一存储芯片和第二存储芯片，第一存储芯片和第二存储芯片中的每一个包括多个存储单元行，其中，第一存储芯片被配置为响应于刷新命令对与第一刷新行地址相对应的第一存储单元行执行刷新操作，并且第二存储芯片被配置为：在第一存储芯片对第一存储单元行执行刷新操作时，响应于刷新命令，对与第二刷新行地址相对应的第二存储单元行执行刷新操作，第二刷新行地址与第一刷新行地址不同。
[0008]根据本公开的上述和其他实施例，半导体器件包括：存储控制器，提供模式寄存器设置命令和刷新命令；以及存储器件，包括堆叠的多个存储芯片，存储芯片中的每一个包括多个存储单元行和刷新计数器，刷新计数器被配置为响应于刷新命令生成用于刷新存储单元行的目标行地址，其中，模式寄存器设置命令包括用于在响应于刷新命令而执行的刷新操作期间通过将目标行地址反相或者不反相，将目标行地址转换为刷新行地址的设置值，并且存储芯片中的每一个被配置为：响应于模式寄存器设置命令将设置值存储在模式寄存
器中，并且响应于刷新命令对与目标行地址和反相目标行地址之一相对应的存储单元行执行刷新操作，其中，反相目标行地址是通过基于设置值将目标行地址反相而获得的。
[0009]其它特征和实施例可以通过以下详细描述、附图和权利要求变得显而易见。
附图说明
[0010]通过参考附图详细描述本公开的实施例，本公开的以上和其他实施例和特征将变得更清楚，在附图中：
[0011]图1是根据本公开的一些示例实施例的半导体器件的框图；
[0012]图2是图1的示例存储器件的框图；
[0013]图3是图2的示例存储器管芯的框图；
[0014]图4是图3的示例刷新地址生成器的框图；
[0015]图5和图6是用于说明根据本公开的一些示例实施例的存储器件的操作的框图；
[0016]图7和图8是图3的示例存储电路的框图；
[0017]图9是图1的另一示例存储器管芯的框图；
[0018]图10是图9的示例存储体地址生成器的框图；
[0019]图11是图9的另一示例存储体地址生成器的框图；
[0020]图12和图13是用于说明根据本公开的一些示例实施例的存储器件的操作的框图；
[0021]图14和图15是用于说明根据本公开的一些示例实施例的存储器件的操作的框图；
[0022]图16是图9的示例存储电路的框图；
[0023]图17是图9的另一示例存储电路的框图；
[0024]图18是根据本公开的一些示例实施例的存储器管芯的框图；
[0025]图19是用于说明根据本公开的一些示例实施例的存储器件的操作的框图；
[0026]图20是根据本公开的一些示例实施例的半导体器件的框图；以及
[0027]图21是根据本公开的一些示例实施例的半导体器件的框图。
具体实施方式
[0028]图1是根据本公开的一些示例实施例的半导体器件的框图。
[0029]参照图1，半导体器件1可以包括存储控制器10和存储器件20。
[0030]存储控制器10和存储器件20中的每一个可以包括用于存储控制器10和存储器件20之间的通信的接口。存储控制器10和存储器件20的接口可以经由控制总线11和数据总线12连接，控制总线11用于传输命令CMD、地址ADDR和时钟信号CLK，数据总线12用于传输数据。命令CMD可以被认为包括地址ADDR。存储控制器10可以向存储器件20提供例如刷新命令或用于设置存储器件20的模式寄存器的命令。
[0031]存储控制器10可以生成(或被配置为生成)用于控制存储器件20的命令CMD，并且可以在存储控制器10的控制下将数据“DATA”写入存储器件20，或从存储器件20读取数据“DATA”。
[0032]图2是图1的存储器件的框图。图3是图2的示例存储器管芯的框图。
[0033]参照图2，存储器件20可以是堆叠存储器件，其包括缓冲器管芯100和多个存储器管芯(200a至200n，其中，n是2或更大的自然数)。存储器件20可以是堆叠和封装缓冲器管芯
100和存储器管芯(200a至200n)的器件。存储器管芯(200a至200n)可以堆叠在缓冲器管芯100上，并且可以电连接到缓冲器管芯100。存储器管芯(200a至200n)和缓冲器管芯100可以经由例如硅通孔(TSV)电连接。存储器管芯(200a至200n)也可以被称为存储芯片。
[0034]缓冲器管芯100可以与存储控制器10通信。存储器管芯(200a至200n)中的每一个可以是具有多个DRAM单元的DRAM，例如，双倍数据速率同步DRAM(DDR SDRAM)、低功率双倍数据速率(LPDDR)同步DRAM(SDRAM)、图形双倍数据速率(GDDR)SDRAM、或Rambus DRAM(RDRAM)。
[0035]存储器管芯(200a至200n)可以分别包括芯片标识符(CID)生成器(300a至300n)。CID生成器(300a至300n)可以生成(或被配置为生成)存储器管芯(200a至200n)的CID，即，第一CID“CID1”至第n CID“CIDn”。
[0036]参照图3，CID生成信号S_CID可以是M比特信号(其中，M是自然数)，并且CID生成器(300a至300n)可以包括加法器。第一CID生成器3本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储器件，包括：堆叠的多个存储芯片,其中，所述存储芯片中的每一个包括：存储单元阵列，包括多个存储单元行，芯片标识符生成器，被配置为生成指示所述存储芯片中的每一个的芯片标识符的芯片标识符信号，刷新计数器，被配置为响应于刷新命令生成用于刷新所述存储单元行的目标行地址，以及目标行地址生成器，被配置为：接收所述芯片标识符信号和所述目标行地址，并且基于所述芯片标识符信号输出所述目标行地址和反相目标行地址之一作为刷新行地址，并对与所述刷新行地址相对应的存储单元行执行刷新操作，其中，所述反相目标行地址是通过将所述目标行地址反相而获得的。2.根据权利要求1所述的存储器件，其中，所述目标行地址生成器包括：多路复用器，被配置为输出与包括在对应存储芯片中的所述存储单元行相对应的所述目标行地址的多个设置值之一作为中间信号，以及反相器，被配置为基于所述中间信号输出所述目标行地址和所述反相目标行地址之一作为所述刷新行地址。3.根据权利要求2所述的存储器件，其中，所述反相器被配置为对所述目标行地址和所述中间信号执行XOR运算。4.根据权利要求1所述的存储器件，其中：所述存储芯片中的每一个还包括存储电路，所述存储电路被配置为存储与包括在对应存储芯片中的所述存储单元行相对应的所述目标行地址的设置值，并且所述目标行地址生成器被配置为：从所述存储电路接收所述设置值，并基于所述芯片标识符信号和所述设置值输出所述目标行地址和所述反相目标行地址之一作为所述刷新行地址。5.根据权利要求4所述的存储器件，其中，所述存储电路包括熔丝电路和反熔丝电路中的至少一种。6.根据权利要求4所述的存储器件，其中：所述存储芯片中的每一个还包括控制逻辑，所述控制逻辑包括模式寄存器，所述模式寄存器被配置为存储用于控制所述对应存储芯片的操作的值，并且所述模式寄存器包括所述存储电路。7.根据权利要求6所述的存储器件，其中，所述控制逻辑被配置为响应于用于设置所述模式寄存器的模式寄存器设置命令，将所述设置值存储在所述模式寄存器中。8.根据权利要求1所述的存储器件，其中：所述存储单元阵列包括多个存储体阵列，所述多个存储体阵列包括所述存储单元行，并且所述存储芯片中的每一个还包括存储体地址生成器，所述存储体地址生成器被配置为：响应于所述刷新命令和存储体地址而输出所述存储体地址和反相存储体地址之一作为刷新存储体地址，并基于所述刷新存储体地址和与所述刷新行地址相对应的存储单元行对
存储体阵列执行所述刷新操作，其中，所述反相存储体地址是通过将所述存储体地址反相而获得的。9.根据权利要求8所述的存储器件，其中，所述存储体地址生成器包括：多路复用器，被配置为输出与包括在所述存储芯片中的每一个中的所述多个存储体阵列相对应的存储体地址的设置值之一作为中间信号，以及反相器，被配置为基于所述中间信号输出所述存储体地址和所述反相存储体地址之一作为所述刷新存储体地址。10.根据权利要求8所述的存储器件，其中，所述刷新命令是给出指令以刷新所述存储体阵列中的每一个的每个存储体刷新命令。11.一种存储器件，包括：第一存储芯片和第二存储芯片，所述第一存储芯片包括第一多个存储单元行，并且所述第二存储芯片包括第二多个存储单元行，其中，所述第一存储芯片被配置为：响应于刷新命令，对所述第一多个存储单元行中的与第一刷新行地址相对应的第一存储单元行执行刷新操作，并且所述第二存储芯片被配置为：在所述第一存储芯片对所述第一存储单元行执行所述刷新操作时，响应于所述刷新命令，对所述第一多个存储单元行中的与第二刷新行地址相对应的第二存储单元行执行所述刷新操作，所述第二刷新行地址与所述第一刷新行地址不同。12.根据权利要求11所述的存储器件，其中：所述第二存储芯片在所述第一存储芯片上，并且所述第二存储单元行不与所述第一存储单元行重叠。13.根据权利要求12所述的存储器件，...

【专利技术属性】
技术研发人员：郑尚勋，赵诚珍，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：