主从式通讯系统及方法技术方案

本发明专利技术公开一种主从式通讯系统及方法，所述主从式通讯系统包括：主芯片、从芯片及总线，所述从芯片包括寄存器、片上存储、组帧模块以及解析帧模块，所述组帧模块通过所述总线接收所述主芯片发送的总线数据，并将所述总线数据转换为设定的帧格式的数据帧，所述解析帧模块对所述数据帧进行解析，以执行对所述寄存器和/或所述片上存储的读写操作。本发明专利技术可灵活选取不同的总线，无需改变从芯片的内部架构。无需改变从芯片的内部架构。无需改变从芯片的内部架构。

【技术实现步骤摘要】
主从式通讯系统及方法


[0001]本专利技术涉及通讯
，具体涉及一种主从式通讯系统及方法。

技术介绍

[0002]主从式通讯系统通常包括主芯片、从芯片及总线，主芯片及从芯片通过总线进行数据传输，具体地，从芯片一般包括总线接口模块，总线接口模块根据总线协议，例如，I2C总线协议，完成配置寄存器和访问存储空间的，也就是对寄存器及存储空间的读写操作，其中，总线协议完全决定了总线接口的操作，总线协议的选取与从芯片内部的设计绑定，不够灵活，当通讯带宽不满足要求时，一般需要选择另一种总线，对应的，总线协议发生改变，从而导致从芯片的内部设计需要全部调整。

技术实现思路

[0003]本专利技术的目的是提供一种主从式通讯系统及方法，可灵活选取不同的总线，无需改变从芯片的内部架构。
[0004]本专利技术实施例提供了以下方案：
[0005]第一方面，本专利技术实施例提供一种主从式通讯系统，所述主从式通讯系统包括：主芯片、从芯片及总线，所述从芯片包括寄存器、片上存储、组帧模块以及解析帧模块，所述组帧模块通过所述总线接收所述主芯片发送的总线数据，并将所述总线数据转换为设定的帧格式的数据帧，所述解析帧模块对所述数据帧进行解析，以执行对所述寄存器和/或所述片上存储的读写操作。
[0006]在一些可能的实施例中，所述数据帧包括控制命令字符段、地址字符段及长度字符段三个字符段、以及占位字符段、数据字符段以及校验字符段中三个字符段中一个或者多个。
[0007]在一些可能的实施例中，所述对所述寄存器读写操作包括写单个寄存器及读单个寄存器，所述读和/或写所述片上存储包括顺序写片上存储及顺序读片上存储。
[0008]在一些可能的实施例中，所述对所述寄存器读写操作还包括顺序写多个寄存器、顺序读多个寄存器、乱序写多个寄存器及乱序读多个寄存器。
[0009]在一些可能的实施例中，所述对所述片上存储的读写操作还包括写单个片上存储、读单个片上存储、乱序读多个单个片上存储及乱序写多个片上存储。
[0010]在一些可能的实施例中，当所述解析帧模块执行对所述寄存器和/或所述片上存储的读操作时，所述解析帧模块向所述组帧模块发送对应的读数据，所述组帧模块将所述读数据加入至所述数据帧后，通过所述总线传送至所述主芯片。
[0011]第二方面，本专利技术实施例提供一种主从式通讯方法，用于实现主芯片与从芯片之间的通讯，所述方法包括：
[0012]通过总线接收所述主芯片发送的总线数据；
[0013]将所述总线数据转换为设定的帧格式的数据帧；
[0014]所述解析帧模块对所述数据帧进行解析，并执行对所述从芯片的寄存器和/或片上存储的读写操作。
[0015]在一些可能的实施例中，所述数据帧包括控制命令字符段、地址字符段及长度字符段三个字符段、以及占位字符段、数据字符段以及校验字符段中三个字符段中一个或者多个。
[0016]在一些可能的实施例中，所述对所述寄存器和/或所述片上存储的读写操作包括写单个寄存器及读单个寄存器，所述读和/或写所述片上存储包括顺序写片上存储及顺序读片上存储。
[0017]在一些可能的实施例中，所述对所述寄存器读写操作还包括顺序写多个寄存器、顺序读多个寄存器、乱序写多个寄存器及乱序读多个寄存器，所述对所述片上存储的读写操作还包括写单个片上存储、读单个片上存储、乱序读多个单个片上存储及乱序写多个片上存储。
[0018]本专利技术与现有技术相比，具有如下的优点和有益效果：
[0019]本专利技术实施例提供的主从式通讯系统及方法通过设定帧格式的数据帧定义了一组统一的帧格式进行主从芯片间通讯，所述帧格式独立于总线协议，使得从芯片设计时，外设接口，也就是组帧模块与内部架构，例如，解析模块、寄存器及片上存储的设计彼此独立，因此，可根据通讯速率要求，灵活选取各种片外总线，而不改变内部架构设计。
附图说明
[0020]为了更清楚地说明本说明书实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本说明书的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0021]图1是本专利技术第一实施例提供的一种主从式通讯系统的功能模块图。
[0022]图2是本专利技术第一实施例提供的数据帧的结构示意图。
[0023]图3是本专利技术第二实施例提供的一种主从式通讯系统的功能模块图。
[0024]图4是本专利技术第三实施例提供的一种主从式通讯系统的功能模块图。
具体实施方式
[0025]下面将结合本专利技术实施例中的附图，对本专利技术实施例中的技术方案进行清楚、完整的描述，显然，所描述的实施例仅仅是本专利技术一部分实施例，而不是全部的实施例，基于本专利技术实施例，本领域普通技术人员所获得的所有其他实施例，都属于本专利技术实施例保护的范围。
[0026]请参阅图1，图1为本专利技术第一实施例提供的一种主从式通讯系统100的电路图。通讯系统100包括主芯片10、从芯片20及总线30。主芯片10与从芯片20之间通过总线30进行通讯。
[0027]通讯系统100可为低成本的、性能较低嵌入式系统，主芯片10为MCU，从芯片20为外围设备，例如，专用计算的加速芯片，总线30为低速总线，例如，I2C总线、QSPI总线、JTAG总线等。可以理解，通讯系统100也可为高成本、性能较高服务器的系统，主芯片10为CPU，从芯
片20为加速卡，通过PCIE通讯。
[0028]从芯片20包括寄存器21、片上存储22、组帧模块23以及解析帧模块24。寄存器21与从芯片20的功能相关，用于存储控制类数据，为小段离散的存储空间，存储容量较小，且响应速度较快。片上存储22用于普通数据，为大段连续的存储空间，存储容量较大，且响应速度较慢。
[0029]所述组帧模块23通过所述总线30接收所述主芯片10发送的总线数据，并将所述总线数据转换为设定的帧格式的数据帧，所述解析帧模块对所述数据帧进行解析，并执行与所述数据帧对应的对所述寄存器21和/或所述片上存储22的读写操作，从而完成对寄存器21和/或片上存储22的配置及访问。对所述寄存器21和/或所述片上存储22的读写操作至少包括对所述寄存器21的读写操作、对所述片上存储22的读写操作以及对所述寄存器21和所述片上存储22的读写操作。
[0030]请一并参阅图2，所述数据帧包括控制命令字符段、地址字符段及长度字符段三个字符段、以及占位字符段、数据字符段以及校验字符段中三个字符段中一个或者多个。
[0031]在一个实施例中，一个通用数据帧的结构包括控制命令(CMD)字符段、地址(ADDR)字符段及长度(LEN)字符段占位(DUMMY)字符段、数据(DATA0、DATAN)字符段以及校验字符段，其中，CMD字符段使用1字节，ADDR字符段使用4字节，LEN字符段使用1字节，每一个DATA字符段使用4字节，DUMMY字符段本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种主从式通讯系统，所述主从式通讯系统包括：主芯片、从芯片及总线，所述从芯片包括寄存器、片上存储、组帧模块以及解析帧模块，所述组帧模块通过所述总线接收所述主芯片发送的总线数据，并将所述总线数据转换为设定的帧格式的数据帧，所述解析帧模块对所述数据帧进行解析，以执行对所述寄存器和/或所述片上存储的读写操作。2.根据权利要求1所述的主从式通讯系统，其特征在于，所述数据帧包括控制命令字符段、地址字符段及长度字符段三个字符段、以及占位字符段、数据字符段以及校验字符段中三个字符段中一个或者多个。3.根据权利要求1所述的主从式通讯系统，其特征在于，所述对所述寄存器读写操作包括写单个寄存器及读单个寄存器，所述读和/或写所述片上存储包括顺序写片上存储及顺序读片上存储。4.根据权利要求3所述的主从式通讯系统，其特征在于，所述对所述寄存器读写操作还包括顺序写多个寄存器、顺序读多个寄存器、乱序写多个寄存器及乱序读多个寄存器。5.根据权利要求3所述的主从式通讯系统，其特征在于，所述对所述片上存储的读写操作还包括写单个片上存储、读单个片上存储、乱序读多个单个片上存储及乱序写多个片上存储。6.根据权利要求5所述的主从式通讯系统，其特征在于，当所述解析帧模块执行对所述寄...

【专利技术属性】
技术研发人员：刘琦，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：