一种系PN结的复合结构MOS抗辐照器件及制备方法技术

本发明专利技术公开了一种系PN结的复合结构MOS抗辐照器件及制备方法，包括衬底，衬底上通过掺杂P型杂质3*10

【技术实现步骤摘要】
一种系PN结的复合结构MOS抗辐照器件及制备方法


[0001]本专利技术属于半导体集成电路
，具体涉及一种系PN结的复合结构MOS抗辐照器件及制备方法。

技术介绍

[0002]宇航系统的工作环境处于太空中，时刻都会受到大量空间粒子辐射影响，这往往是导致宇航系统集成电路设备失效、发生故障的主要原因。当半导体器件受到外界单个高能粒子轰击时，在其运动轨迹上电离产生电子
‑
空穴对，使耗尽层中的电场发生扭曲往运行轨迹延长至耗尽层下方，产生的漏斗效应增大了电荷收集深度，导致半导体器件原逻辑电平的翻转或器件的永久性损坏。因此必须在半导体器件设计过程中采取相应的抗辐照加固措施，提高器件的可靠性。
[0003]目前设计航天电路系统时，主要是通过在电路级层次上采取特殊电路结构加固措施来提升电路的抗辐照性能的技术。针对单粒子效应的加固方法主要是提高敏感点发生瞬变时的临界电荷，以及采用冗余机制。其中提高临界电荷的措施主要为反馈电阻加固，即电路设计时通过添加电阻设计一个反馈支路，连接到栅极的电容使其构成一个低通滤波器来达到对电路加固的目的。而冗余机制又分为空间冗余和时间冗余，空间冗余是从概率统计角度出发通过倍增相同电路来达到加固目的，时间冗余是从时间采样角度出发将信号分成多条分支通过不同的延时后送到表决器判断，因此也称作时间采样技术。
[0004]归根到底，电路级设计必然会增大芯片面积，需要用面积换取可靠性。而器件作为电路的基本单元，如果可以从器件本身上实现抗辐照功能，就可以从根本上解决辐照条件先半导体器件的可靠性问题。因此，设计、制造一种与当前Si工艺相兼容，成本低廉的复合结构MOS抗辐照器件，已成为半导体领域内研究解决的热点之一。

技术实现思路

[0005]为了克服上述现有技术存在的不足，本专利技术的目的在于提供一种系PN结的复合结构MOS抗辐照器件及制备方法，在源漏极上栅极的侧壁增加对称结构PN结，紧贴源漏区上方依次为本征Si层，PN结，导出金属接地，整个器件在Si衬底上实现，与Si工艺兼容，利于集成与成本的控制。
[0006]为了实现上述目的，本专利技术采用的技术方案是：
[0007]一种系PN结的复合结构MOS抗辐照器件，包括衬底，衬底上通过掺杂P型杂质3*10
18
cm
‑3形成有P阱区，P阱区11上表面淀积一层SiO2层，所述衬底、P阱区以及SiO2层侧面为倒梯形沟槽，倒梯形沟槽为浅沟道隔离结构(STI)，所述SiO2层顶部为栅极，栅极外侧为牺牲保护层，以牺牲保护层为掩膜，LDD轻掺杂漏注入低能量浅结砷LDD，在未被光刻胶保护的区域，以牺牲保护层为掩膜，掺杂形成源漏区，栅极与牺牲保护层之间依次从下至上为本征硅、p型半导体、n型半导体以及引出金属AI，漏区上方紧贴本征硅，所述引出金属AI接地。
[0008]一种系PN结的复合结构MOS抗辐照器件的制备方法，包括以下制备方法；
[0009]S101、提供一村底，所述衬底为P型杂质1.5*10
15
cm
‑3；
[0010]S102、衬底上通过掺杂P型杂质3*10
18
cm
‑3形成有P阱区；
[0011]S103、制作浅槽隔离(STI)；
[0012]S104、生成栅极，通常主要采用LPCVD工艺，在580℃～650℃下热分解硅烷实现多晶硅淀积，生成栅极；
[0013]S105、栅极保护；源漏注入前淀积保护层；
[0014]S106、LDD轻掺杂漏注入；光刻，涂胶并选择区域曝光，在未被光刻胶保护的区域进入砷离子注入，形成低能量浅结砷LDD轻掺杂漏注入，低能量浅结砷LDD间隔为16nm；
[0015]S107，源漏注入；
[0016]S108、复合PN结生成；
[0017]S109、用离子和强腐蚀性的化学物质刻蚀掉栅极上的氮化硅、氧化硅，最终形成所述PN结的复合结构MOS抗辐照器件。
[0018]所述S103具体为：
[0019]S103
‑
1、在衬底10上淀积一层薄的SiO2层，厚度约为2.2nm；做为隔离层保护有源区在去掉氮化物的过程中免受化学沾污；
[0020]S103
‑
2、氮化物淀积；在薄的SiO2层的表面生长一薄层氮化硅，有助于在STI氧化物淀积过程中保护有源区，并且可以充当抛光的阻挡材料；
[0021]S103
‑
3、STI槽刻蚀和氧化物填充，用离子和强腐蚀性的化学物质刻蚀掉氮化硅、氧化硅和村底后，形成倒梯形沟槽，对倒梯形沟槽进行CVD氧化物填充生成浅沟道隔离结构(STI)；
[0022]S103
‑
4、通过化学机械抛光去除氮化物。
[0023]所述S105具体为：
[0024]S105
‑
1、在栅极表面淀积一层薄的SiO2层，厚度约为2.2nm；
[0025]S105
‑
2、用CVD方法淀积厚度为20～30nm的Si3N4层作为牺牲保护层，其作用作为后续LDD轻掺杂漏注入的掩膜；
[0026]S105
‑
3、刻蚀除栅极之外的SiO2和Si3N4层。
[0027]所述S107具体为：
[0028]S107
‑
1，用CVD方法淀积Si3N4，其作用是在源漏区域刻蚀过程中保护栅极不受损害，另外不影响源漏离子注入的自对准工艺；
[0029]S107
‑
2、光刻，涂胶并选择区域曝光；在中心保留区域的光刻胶，并将四周的光刻胶刻蚀掉；
[0030]S107
‑
3、以侧墙为掩膜，采用自对准工艺，掺杂浓度约为4.02
×
10
20
cm
‑3，形成源漏区。
[0031]所述S108具体为：
[0032]S108
‑
1、去除光刻胶并采用湿法刻蚀方式刻蚀掉栅极内部以侧壁为基础的部分Si3N4；
[0033]S108
‑
2、淀积本征Si；在左右对称结构里面淀积本征硅，防止PN结里杂质的扩散作用影响到源漏区；
[0034]S108
‑
3、在左右对称结构里依次淀积p型半导体，n型半导体以及引出金属AI22，其
中PN结P区厚度为10nm。
[0035]本专利技术的有益效果：
[0036]本专利技术所提出的PN结的复合结构MOS解决了辐照条件下单粒子效应导致半导体器件原逻辑电平的翻转的问题。
[0037]本专利技术所提出的PN结的复合结构MOS抗辐照器件结构方案新颖、器件集成度高、工艺成本低；
[0038]本专利技术利用PN结的复合结构MOS抗辐照器件，消除了高能粒子轰击引起的沟道区漏斗效应，增加了电子
‑
空穴泄放路径，起到了调节电场，减小电荷收集的作用，提高了器件抗辐照本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种系PN结的复合结构MOS抗辐照器件，其特征在于，包括衬底(10)，衬底(10)上通过掺杂P型杂质3*10
18
cm
‑3形成有P阱区(11)，P阱区(11)上表面淀积一层SiO2层(12)，所述衬底(10)、P阱区(11)以及SiO2层(12)侧面为倒梯形沟槽，倒梯形沟槽为浅沟道隔离结构(110)，所述SiO2层(12)顶部为栅极(14)，栅极(14)外侧为牺牲保护层(15)，以牺牲保护层(15)为掩膜，LDD轻掺杂漏注入低能量浅结砷LDD(16)，在未被光刻胶(17)保护的区域，以牺牲保护层(15)为掩膜，掺杂形成源漏区(18)，栅极(14)与牺牲保护层(15)之间依次从下至上为本征硅(19)、p型半导体(20)、n型半导体(21)以及引出金属AI(22)，源漏区(18)上方紧贴本征硅(19)，所述引出金属AI(22)接地。2.基于权利要求1所述的一种系PN结的复合结构MOS抗辐照器件的制备方法，其特征在于，包括以下制备方法；S101、提供一村底(10)，所述衬底(10)为P型杂质1.5*10
15
cm
‑3；S102、衬底(10)上通过掺杂P型杂质3*10
18
cm
‑3形成有P阱区(11)；S103、制作浅槽隔离(STI)；S104、生成栅极，通常主要采用LPCVD工艺，在580℃～650℃下热分解硅烷实现多晶硅淀积，生成栅极(14)；S105、栅极保护；源漏注入前淀积保护层；S106、LDD轻掺杂漏注入；光刻，涂胶并选择区域曝光，在未被光刻胶保护的区域进入砷离子注入，形成低能量浅结砷LDD(16)轻掺杂漏注入，低能量浅结砷LDD(16)间隔为16nm；S107，源漏注入；S108、复合PN结生成；S109、用离子和强腐蚀性的化学物质刻蚀掉栅极上的氮化硅、氧化硅，最终形成所述PN结的复合结构MOS抗辐照器件。3.根据权利要求2所述的一种系PN结的复合结构MOS抗辐照器件的制备方法，其特征在于，所述S103具体为：S103
‑
1、在衬底(10)上淀积一层薄的SiO2层(12)，厚度约为2.2nm；S103
‑
2、氮化物淀积；在薄的SiO2层(12)的表面生长一薄层...

【专利技术属性】
技术研发人员：刘伟峰，曾琳，包军林，张栋，张士琦，宋建军，
申请(专利权)人：西安电子科技大学，
类型：发明
国别省市：