一种FPGA折叠相关器结构及控制方法技术

本申请提供一种FPGA折叠相关器结构及控制方法，其中FPGA折叠相关器包括：本地计时器、伪码发生器、累加器及移位寄存器；伪码发生器用于周期性输出伪码序列；累加器具有第一输入端、第二输入端、计数输入端、伪码输入端以及累加输出端，第一输入端用于输入相关器输入数据，伪码输入端与伪码发生器的输出端连接，累加输出端用于输出累加数据；同时累加输出端还与移位寄存器的输入端连接，移位寄存器的输出端与第二输入端连接；移位寄存器用于存储寄存序列，将寄存序列首位数据作为移位数据输出至累加器中用于计算；通过上述结构使得，累加器和移位寄存器各使用一个并重复进行折叠运算，在不损失性能的前提下大大降低了硬件资源的消耗。消耗。消耗。

【技术实现步骤摘要】
一种FPGA折叠相关器结构及控制方法


[0001]本公开一般涉及通信领域，具体涉及一种FPGA折叠相关器结构及控制方法。

技术介绍

[0002]相关器是通信系统中一种常见的结构，广泛应用于对扩频信号的解扩处理和对数字信号的检测。相关器利用设备接收到的输入数据与伪码做相关运算，依靠伪码优异的自相关特性，从相关输出中判别相关峰值。
[0003]现有技术中的FPGA相关器实现结构见图2，如图中所示，伪码长度越长，使用的累加器和移位寄存器的数量越多，硬件资源消耗越大。

技术实现思路

[0004]鉴于现有技术中的上述缺陷或不足，期望提供可解决上述技术问题的一种FPGA折叠相关器结构及控制方法。
[0005]本申请第一方面提供一种FPGA折叠相关器结构，包括：
[0006]伪码发生器，所述伪码发生器用于周期性输出伪码序列，所述伪码序列包括N个伪码P
n
；所述伪码发生器每个主时钟频率f输出一个伪码P
n
；
[0007]累加器，所述累加器具有第一输入端、第二输入端、计数输入端、伪码输入端以及累加输出端；所述第一输入端用于输入相关器输入数据A
i
，所述相关器输入数据A
i
的数据速率为v；所述第二输入端用于输入移位数据B
i
；所述伪码输入端与所述伪码发生器的输出端连接；所述累加输出端用于输出累加数据O
i
；N＝f/v；
[0008]本地计数器，所述本地计数器与所述累加器的计数输入端连接，用于输出计数值C，所述计数值C的取值为0～N
‑
1，且当切换所述相关器输入数据A
i
时，所述计数值C清零；
[0009]移位寄存器，所述移位寄存器的输入端与所述累加输出端连接，所述移位寄存器的输出端与所述第二输入端连接；
[0010]其中，所述移位寄存器配置用于：
[0011]存储寄存序列，所述寄存序列的长度为D＝N+1，初始值为0；
[0012]将所述寄存序列首位数据作为所述移位数据B
i
输出至所述累加器中；
[0013]对所述寄存序列进行移位操作；
[0014]将所述累加数据O
i
存储至所述寄存序列末位；
[0015]其中，所述累加器配置用于：
[0016]接收所述相关器输入数据A
i
、移位数据B
i
、伪码P
n
以及计数值C；
[0017]判断计数值C＝0且所述伪码P
n
＝1，输出O
i
＝0+A
i
；
[0018]判断计数值C＝0且所述伪码P
n
＝
‑
1，输出O
i
＝0
‑
A
i
；
[0019]判断计数值C≠0且所述伪码P
n
＝1，输出O
i
＝B
i
+A
i
；
[0020]判断计数值C≠0且所述伪码P
n
＝
‑
1，输出O
i
＝B
i
‑
A
i
。
[0021]根据本申请实施例提供的技术方案，所述伪码发生器用于输入原始伪码序列，所
述伪码发生器具体配置用于：接收设定伪码序列，周期性输出所述设定伪码序列；
[0022]所述设定伪码序列的获取方式通过以下步骤得到：
[0023]接收原始伪码序列；
[0024]判断所述原始伪码序列的伪码个数等于N，所述原始伪码序列作为所述设定伪码序列周期性输出。
[0025]根据本申请实施例提供的技术方案，所述设定伪码序列的获取方式还包括：
[0026]判断所述原始伪码序列的伪码个数小于N，在所述原始伪码序列后补0，得到伪码序列，所述伪码序列的伪码个数等于N，所述伪码序列作为所述设定伪码序列周期性输出；
[0027]其中，所述累加器(3)还配置用于：
[0028]判断计数值C≠0且所述伪码P
n
＝0，输出O
i
＝B
i
。
[0029]根据本申请实施例提供的技术方案，所述累加输出端连接有比较器，所述比较器用于比较所述累加数据O
i
，获取所述累加数据O
i
中的最大值。
[0030]本申请第二方面提供一种FPGA折叠相关器控制方法，采用如上述所述的一种FPGA折叠相关器结构，所述FPGA折叠相关器控制方法包括如下步骤：
[0031]将所述寄存序列首位数据作为所述移位数据B
i
接收；
[0032]所述寄存序列进行移位操作；
[0033]接收所述相关器输入数据A
i
、伪码P
n
以及计数值C；
[0034]判断计数值C＝0且所述伪码P
n
＝1，输出O
i
＝0+A
i
；
[0035]判断计数值C＝0且所述伪码P
n
＝
‑
1，输出O
i
＝0
‑
A
i
；
[0036]判断计数值C≠0且所述伪码P
n
＝1，输出O
i
＝B
i
+A
i
；
[0037]判断计数值C≠0且所述伪码P
n
＝
‑
1，输出O
i
＝B
i
‑
A
i
；
[0038]将所述累加数据O
i
存储至所述寄存序列末位。
[0039]根据本申请实施例提供的技术方案，所述设定伪码序列的获取方式通过以下步骤得到：
[0040]接收原始伪码序列；
[0041]判断所述原始伪码序列的伪码个数等于N，所述原始伪码序列作为所述设定伪码序列周期性输出。
[0042]根据本申请实施例提供的技术方案，所述设定伪码序列的获取方式还包括：
[0043]判断所述原始伪码序列的伪码个数小于N，在所述原始伪码序列后补0，得到伪码序列，所述伪码序列的伪码个数等于N，所述伪码序列作为所述设定伪码序列周期性输出；
[0044]所述FPGA折叠相关器控制方法还包括：
[0045]判断计数值C≠0且所述伪码P
n
＝0，输出O
i
＝B
i
。
[0046]本申请的有益效果在于：基于本申请提出的技术方案，包括本地计数器、伪码发生器、累加器和移位寄存器，使用时，所述移位寄存器内初始存储长度为D的寄存序列，所述寄存序列的初始值为0，将所述寄存序列的首位本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种FPGA折叠相关器结构，其特征在于，包括：伪码发生器(2)，所述伪码发生器(2)用于周期性输出设定伪码序列，所述设定伪码序列包括N个伪码P
n
；所述伪码发生器(2)每个主时钟频率f输出一个伪码P
n
；累加器(3)，所述累加器(3)具有第一输入端、第二输入端、计数输入端、伪码输入端以及累加输出端；所述第一输入端用于输入相关器输入数据A
i
，所述相关器输入数据A
i
的数据速率为v；所述第二输入端用于输入移位数据B
i
；所述伪码输入端与所述伪码发生器(2)的输出端连接；所述累加输出端用于输出累加数据O
i
；N＝f/v；本地计数器(1)，所述本地计数器(1)与所述累加器(3)的计数输入端连接，用于输出计数值C，且当切换所述相关器输入数据A
i
时，所述计数值C清零；移位寄存器(4)，所述移位寄存器(4)的输入端与所述累加输出端连接，所述移位寄存器(4)的输出端与所述第二输入端连接；其中，所述移位寄存器(4)配置用于：存储寄存序列，所述寄存序列的长度为D＝N+1，初始值为0；将所述寄存序列首位数据作为所述移位数据B
i
输出至所述累加器(3)中；对所述寄存序列进行移位操作；将所述累加数据O
i
存储至所述寄存序列末位；其中，所述累加器(3)配置用于：接收所述相关器输入数据A
i
、移位数据B
i
、伪码P
n
以及计数值C；判断计数值C＝0且所述伪码P
n
＝1，输出O
i
＝0+A
i
；判断计数值C＝0且所述伪码P
n
＝
‑
1，输出O
i
＝0
‑
A
i
；判断计数值C≠0且所述伪码P
n
＝1，输出O
i
＝B
i
+A
i
；判断计数值C≠0且所述伪码P
n
＝
‑
1，输出O
i
＝B
i
‑
A
i
。2.根据权利要求1所述的一种FPGA折叠相关器结构，其特征在于，所述伪码发生器(2)具体配置用于：接收设定伪码序列，周期性输出所述设定伪码序列；所述设定伪码序列的获取方式通过以下步骤得到：接收原始伪码序列；判断所述原始伪码序列的伪码个数等于N，所述原始伪码序列作为所述设定伪码序列周期性输...

【专利技术属性】
技术研发人员：杜丹，李永翔，郭一超，李云涌，
申请(专利权)人：天津津航计算技术研究所，
类型：发明
国别省市：