一种基于ATE的SIP芯片内部互连测试方法技术

本发明专利技术提出一种基于ATE的SIP芯片内部互连测试方法，所述测试方法包括如下步骤：步骤S1、SVF编写互连测试程序；步骤S2、将编写好的SVF程序解析成模式捕获格式文件；步骤S3、将模式捕获格式文件中符合JTAG总线时序的向量进行处理；步骤S4、将获得的测试时序移植到ATE测试系统中，根据SIP芯片中互联模型的具体形式进行互连测试。本发明专利技术可以针对SIP芯片与ATE系统之间的不同互连模型，高效快捷地生成JTAG总线测试时序，提升测试效率。提升测试效率。提升测试效率。

【技术实现步骤摘要】
一种基于ATE的SIP芯片内部互连测试方法


[0001]本专利技术涉及系统级封装(System In Package，SIP)芯片测试
，特别是一种基于ATE的SIP芯片内部互连测试方法。

技术介绍

[0002]近年来，随着纳米级集成电路制造技术的不断突破，摩尔定律发展到达一定瓶颈，SIP技术为解决这一难题提供了全新的设计思路。将多个未经封装的裸芯片和电阻电容等无源器件通过SIP技术立体集成在一个小型系统中，从而形成具有特定功能的SIP芯片。然而，基于SIP芯片的先进封装技术不断发展以及SOC裸芯制造工艺的不断缩小，使得SIP芯片内部的器件密度不断增大，器件种类不断丰富，内部互连线密度不断提升，对SIP芯片的测试内部互连提出了更高的要求。
[0003]20世纪90年代欧美联合测试工作组(Joint Test Action Group，简称JTAG)首次把边界扫描测试技术的概念引入芯片测试，并最终形成IEEE 1149.1标准，得到业界认可。经过几十年的探索研究，JTAG测试技术不断推陈出新，形成针对混合信号测试的IEEE 1149.4标准，针对高级数字网络的IEEE 1149.6标准，针对SoC芯片的IEEE 1500标准，针对可编程器件在线配置的IEEE1532标准等。针对SIP芯片的测试，2019年国际电气与电子工程师协会推出IEEE 1838标准,该标准在IEEE 1149.1和IEEE 1500的基础上发展而来，主要用于复杂SIP芯片DFT电路设计。IEEE1838在解决垂直堆叠(例如2.5D、3D)芯片之间的互操作性和可测性问题上给出了理论指导，目前业内还没成熟的兼容IEEE 1838的产品出现。当前运用较为成熟和普遍的是基于IEEE 1149标准的JTAG测试技术，已广泛应用于单芯片、单板系统、多芯片系统模块等电子产品的测试领域，在解决互连测试方面具备坚实的技术基础。
[0004]在DFT技术发展的基础上，针对复杂电子系统的互连测试方案应运而生。国外Temento Systems公司基于IEEE 1149.1标准开发的DiaTem测试系统专门针对复杂板级数字电路系统进行全面的互连测试。DiaTem系统预留4个JTAG接口，可同时对多扫描链系统进行互连测试。与国外相比，国内针对多芯粒异构SIP芯片也进行了测试技术研究，形成了一系列的测试方法，例如，无锡中微腾芯电子有限公司提出了一种用于3D
‑
SIP芯片测试向量压缩的方法，建立了3D
‑
SIP芯片测试装置及系统，专利技术了多层堆叠的3D
‑
SIP芯片测试法，并形成了相关的测试软件；中国电子科技集团公司第五十八研究所提出了一种基于JTAG接口的多芯粒异构SIP芯片测试调试技术；西安电子科技大学提出了基于多芯粒异构SIP芯片的高速芯片协同测试；天津科技大学提出基于嵌入式技术的多芯粒异构SIP芯片专用测试平台研究；中国航天科技集团公司第一研究院提出基于JTAG测试技术的多芯粒异构SIP芯片测试技术研究；航空工业西安航空计算技术研究所提出了SIPHKY2101A的测试方法研究与测试板设计。
[0005]通过上述内容可以看出，国外针对JTAG总线测试技术研究已经较为成熟，国内在JTAG总线控制器方面也形成一定的成果。但是，这些成果主要应用于板级系统，普遍采用JTAG总线控制器完成待测对象的测试控制。针对SIP芯片在量产阶段的测试研究较少，并且
从现有的复杂SIP微系统芯片测试技术来看，普遍采用功能测试的方式进行测试。功能测试的方法须通过ATE系统完成复杂的功能码流加载，并且对于一些复杂接口(如EMIF、PCIE、SRIO等)很难完成与ATE系统协同完成功能验证；其次在功能测试发生故障时很难进行准确的故障定位。急需研究一套专用于的SIP芯片量产阶段的内部互连测试方法。
[0006]在SIP芯片内部以及DIB板外围未进行JTAG总线控制器设计时，ATE测试系统需完成JTAG总线测试时序的收发。然而在ATE系统手工编写JTAG总线测试向量较为复杂，急需寻求新的方法生成JTAG总线测试向量。

技术实现思路

[0007]本专利技术的目的在于克服现有技术的不足，提供一种基于ATE的SIP芯片内部互连测试方法。
[0008]本专利技术的目的是通过以下技术方案来实现的：
[0009]一种基于ATE的SIP芯片内部互连测试方法，所述测试方法包括如下步骤：
[0010]步骤S1、SVF编写互连测试程序；
[0011]步骤S2、将编写好的SVF程序解析成模式捕获格式文件；
[0012]步骤S3、将模式捕获格式文件中符合JTAG总线时序的向量进行处理；
[0013]步骤S4、将获得的测试时序移植到ATE测试系统中，根据SIP芯片中互联模型的具体形式进行互连测试。
[0014]进一步地，在所述步骤S4中，SIP芯片中的互连模型包括逻辑簇互连模型、存储器互连模型、ATE协同互连模型、扫描链互连模型和ATE直连模型。
[0015]进一步地，在采用逻辑簇互连模型或存储器互连模型的情况下，NBS器件的所有IO端口被扫描链路环绕，将与NBS器件输入端相连的边界扫描单元设置为输入模式，输出端口相连的边界扫描单元设置为采样模式，采用EXTEST测试指令进行测试。
[0016]进一步地，具体测试步骤如下：
[0017]步骤S411：指令寄存器发送EXTEST测试指令；
[0018]步骤S412：通过与NBS输入端相连的边界扫描单元向NBS输入端口发送一个周期的测试激励；
[0019]步骤S413：与NBS输出端口相连的边界扫描单元接收第一个测试周期的测试响应与期望值进行分析，同时输入端的边界扫描单元继续发送第二周期的测试激励；
[0020]重复步骤S413即可完成测试。
[0021]进一步地，在采用ATE协同互连模型的情况下，NBS电路被扫描链路环绕，输入端口与边界扫描链路相连，输出端口与ATE系统直接相连。
[0022]进一步地，具体测试步骤如下：
[0023]步骤S421：指令寄存器发送预装指令；
[0024]步骤S422：通过TDI引脚向与NBS器件相连的边界扫描单元发送第一次测试矢量，此时第一次测试激励还没有作用于NBS器件的输入端口；
[0025]步骤S423：指令寄存器加载外测试指令，此时预装指令发送的第一次测试激励作用于NBS器件的输入端；
[0026]步骤S424：ATE端接收NBS器件的第一次测试响应，与期望值比对，同时TDI端口发
送第二次测试激励；
[0027]重复执行步骤S424即可完成对NBS器件所有周期的测试向量验证。
[0028]进一步地，在采用扫描链互连模型的情况下，以半数网络端口为输入端、半数网络端口为输出端，通过边界扫描单元完成输入端数据的设置以及输出端数据的读取。
[0029]进一步地，具体测试步骤如下：
[0030本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种基于ATE的SIP芯片内部互连测试方法，其特征在于,所述测试方法包括如下步骤：步骤S1、SVF编写互连测试程序；步骤S2、将编写好的SVF程序解析成模式捕获格式文件；步骤S3、将模式捕获格式文件中符合JTAG总线时序的向量进行处理；步骤S4、将获得的测试时序移植到ATE测试系统中，根据SIP芯片中互联模型的具体形式进行互连测试。2.根据权利要求1所述的基于ATE的SIP芯片内部互连测试方法，其特征在于，在所述步骤S4中，SIP芯片中的互连模型包括逻辑簇互连模型、存储器互连模型、ATE协同互连模型、扫描链互连模型和ATE直连模型。3.根据权利要求2所述的基于ATE的SIP芯片内部互连测试方法，其特征在于，在采用逻辑簇互连模型或存储器互连模型的情况下，NBS器件的所有IO端口被扫描链路环绕，将与NBS器件输入端相连的边界扫描单元设置为输入模式，输出端口相连的边界扫描单元设置为采样模式，采用EXTEST测试指令进行测试。4.根据权利要求3所述的基于ATE的SIP芯片内部互连测试方法，其特征在于，具体测试步骤如下：步骤S411：指令寄存器发送EXTEST测试指令；步骤S412：通过与NBS输入端相连的边界扫描单元向NBS输入端口发送一个周期的测试激励；步骤S413：与NBS输出端口相连的边界扫描单元接收第一个测试周期的测试响应与期望值进行分析，同时输入端的边界扫描单元继续发送第二周期的测试激励；重复步骤S413即可完成测试。5.根据权利要求2所述的基于ATE的SIP芯片内部互连测试方法，其特征在于，在采用ATE协同互连模型的情况下，NBS电路被扫描链路环绕，输入端口与边界扫描链路相连，输出端口与ATE系统直接相连。6.根据权利要求5所述的基于ATE的SIP芯片内部互连测试方法，其特征在于，具体测试步骤如下：步骤S421：指令寄存器发送预装...

【专利技术属性】
技术研发人员：戴志坚，杨万渝，李荣杰，
申请(专利权)人：电子科技大学深圳高等研究院，
类型：发明
国别省市：