多层陶瓷电子组件制造技术

本发明专利技术提供一种多层陶瓷电子组件及制造该多层陶瓷电子组件的方法。所述制造多层陶瓷电子组件的方法包括：制备陶瓷生片；通过在所述陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成内电极图案，所述导电粉末基于所述导电粉末的总重量包括总和为1wt％至20wt％的钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种，并且包括锡(Sn)；通过堆叠其上形成有所述内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构形成包括介电层和内电极的主体。和内电极的主体。和内电极的主体。

【技术实现步骤摘要】
多层陶瓷电子组件
[0001]本申请是申请日为2018年11月28日，申请号为201811432108.2，专利技术名称为“多层陶瓷电子组件及制造该多层陶瓷电子组件的方法”的专利技术专利申请的分案申请。


[0002]本公开涉及一种多层陶瓷电子组件及一种制造该多层陶瓷电子组件的方法。

技术介绍

[0003]通常，使用陶瓷材料的电子组件(例如，电容器、电感器、压电元件、压敏电阻或热敏电阻)包括利用陶瓷材料形成的主体、形成在主体中的内电极以及安装在主体的表面上以连接到内电极的外电极。
[0004]多层陶瓷电子组件中的多层陶瓷电容器包括多个堆叠的介电层、设置为隔着介电层而彼此面对的内电极以及电连接到内电极的外电极。
[0005]多层陶瓷电容器可小型化并且具有高规格，可有利地且容易地安装，因此，已经被广泛用作诸如计算机、个人数字助理(PDA)和蜂窝电话的移动通信装置的组件。
[0006]近来，随着电气和电子装置工业中的高规格、轻便、纤薄、紧凑和小巧，已需要小型化、高容量和超高容量的电子组件。
[0007]具体地，需要一种用于使多层陶瓷电容器的每单位体积的电容最大化以及多层陶瓷电容器的高容量和小型化的技术。
[0008]因此，在内电极的情况下，需要通过使体积最小化和增加堆叠数量同时实现最大面积来实现高容量。
[0009]然而，随着内电极变薄，厚度与面积的比降低，从而增大烧结驱动力，因此，电极断开和电极结块的增加变得严重。
[0010]因此，为了实现高容量多层陶瓷电容器，需要一种通过防止电极断开和电极结块(这是形成薄的内电极时的问题)来实现具有高可靠性的小型化和高容量多层陶瓷电容器的方法。

技术实现思路

[0011]本公开的一方面可提供一种制造多层陶瓷电子组件的方法，用于通过防止电极断开和电极结块来实现具有高可靠性的小型化和高容量的多层陶瓷电容器。
[0012]根据本公开的一方面，一种制造多层陶瓷电子组件的方法可包括：制备陶瓷生片；通过在所述陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成内电极图案，所述导电粉末基于所述导电粉末的总重量包括总和为1wt％至20wt％的钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种，并包括锡(Sn)；通过堆叠其上形成有所述内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构形成包括介电层和内电极的主体。
[0013]根据本公开的另一方面，一种使用如上所述的方法制造的多层陶瓷电子组件可包括：陶瓷主体，包括介电层和内电极；以及外电极，设置在所述陶瓷主体上，其中，所述内电
极包括金属晶粒和围绕所述金属晶粒并且包括钨(W)、钼(Mo)、铬(Cr)和钴(Co)中一种或更多种以及镍(Ni)和锡(Sn)的复合层。
[0014]根据本公开的另一方面，一种制造多层陶瓷电子组件的方法可包括：制备陶瓷生片；通过在所述陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成内电极图案，所述导电粉末包括选自钨(W)、钼(Mo)、铬(Cr)和钴(Co)的组中的至少一种并基于所述导电粉末的总重量包括1.5wt％或更多的含量的锡(Sn)；通过堆叠其上形成有所述内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结所述陶瓷多层结构形成包括介电层和内电极的主体。
附图说明
[0015]通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
[0016]图1是示出镍(Ni)和钨(W)的合金(专利技术示例1)、没有W的Ni粉末(对比示例1)和包括2000ppm的硫(S)的Ni粉末(对比示例2)的热收缩行为的对比的曲线图；
[0017]图2A和2B是示出其上形成有内电极图案的陶瓷生片的示意图；
[0018]图3是根据本公开的示例性实施例的使用制造多层陶瓷电子组件的方法制造的多层陶瓷电子组件的示意性透视图；
[0019]图4是沿图3的I
‑
I'线截取的截面图；以及
[0020]图5是图4的“A”部分的放大图。
具体实施方式
[0021]在下文中，现将参照附图详细描述本公开的示例性实施例。
[0022]在附图中，X方向可被定义为第一方向、L方向或长度方向，Y方向可被定义为第二方向、W方向或宽度方向，并且Z方向可被定义为第三方向、T方向或厚度方向。
[0023]图1是示出镍(Ni)和钨(W)的合金(专利技术示例1)、没有W的Ni粉末(对比示例1)和包括2000ppm(1ppm＝0.0001wt％)的硫(S)的Ni粉末(对比示例2)的热收缩行为的对比的曲线图。
[0024]图2是示出其上形成有内电极图案的陶瓷生片的示意图。
[0025]图3是根据本公开的示例性实施例的使用制造多层陶瓷电子组件的方法制造的多层陶瓷电子组件的示意性透视图。
[0026]图4是沿图3的I
‑
I'线截取的截面图。
[0027]图5是图4的“A”部分的放大图。
[0028]在下文中，将参照图1至图5详细地描述根据本公开的示例性实施例的制造多层陶瓷电子组件的方法和使用该方法制造的多层陶瓷电子组件。
[0029]制造多层陶瓷电子组件的方法
[0030]根据本公开的示例性实施例的制造多层陶瓷电子组件的方法可包括：制备包括陶瓷粉末的陶瓷生片；通过在陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成内电极图案，所述导电粉末包括钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种并包括锡(Sn)，其中，基于导电粉末的总重量，导电粉末所包括的钨(W)、钼(Mo)、铬(Cr)和钴(Co)中
的一种或更多种的总和为1wt％至20wt％；通过堆叠其上形成有所述内电极图案的陶瓷生片形成陶瓷多层结构；以及通过烧结陶瓷多层结构形成包括介电层和内电极的主体。
[0031]制备陶瓷生片
[0032]制备包括陶瓷粉末的陶瓷生片。
[0033]可通过混合陶瓷粉末、粘合剂和溶剂等来制备浆料并使用刮刀将浆料形成为具有几μm的厚度的片形状来制造陶瓷生片。然后，可烧结陶瓷生片，以形成一个介电层111，如图4所示。
[0034]陶瓷生片可具有等于或小于0.6μm的厚度，因此，在烧结之后，介电层可具有等于或小于0.4μm的厚度。
[0035]根据本公开的示例性实施例，即使介电层和内电极非常薄，也可有效地防止电极断开和电极结块的增加，因此，可形成具有等于或小于0.4μm的厚度的介电层。
[0036]形成内电极图案
[0037]内电极图案可通过在陶瓷生片上涂覆包括导电粉末的用于内电极的膏体来形成，基于导电粉末的总重量，所述导电粉末包括总和为1wt％至20wt％的钨(W)、钼(Mo)、铬(Cr)和钴(Co)中的一种或更多种并且包括锡(Sn)。
[0038]可使用丝网印刷方法或凹版印刷方法形成内电极图案。
[0039]由于内电极膏和陶瓷生片之间本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种多层陶瓷电子组件，包括：陶瓷主体，包括介电层和内电极；以及外电极，设置在所述陶瓷主体上，其中，所述内电极包括多个金属晶粒和围绕所述多个金属晶粒中的至少一个的复合层，所述复合层包括选自钨、钼、铬和钴的组中的至少一种以及镍和锡。2.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层的厚度等于或小于0.4μm。3.根据权利要求1所述的多层陶瓷电子组件，其中，所述内电极的厚度等于或小于0.4μm。4.根据权利要求1所述的多层陶瓷电子组件，其中，所述介电层的厚度等于或小于0.4μm，并且所述内电极的厚度等于或小于0.4μm。5.根据权利要求1所述的多层陶瓷电子组件，其中，所述复合层的厚度在1nm至15nm的范围内。6.根据权利要求1所述的多层陶瓷电子组件，其中，所述金属晶粒为镍晶粒。7.根据权利要求1所述的多层陶瓷电子组件，其中，C≥85％，其中，C是实际形成内电极的部分的长度与所述内电极的整个长度的比。8.根据权利要求1所述的多层陶瓷电子组件，其中，所述陶瓷主体具有等于或小于0.4mm的长度和等于或小于0...

【专利技术属性】
技术研发人员：车炅津，权亨纯，赵志弘，
申请(专利权)人：三星电机株式会社，
类型：发明
国别省市：