非交叠时钟信号产生电路制造技术

本发明专利技术公开了一种非交叠时钟信号产生电路，包括第一时钟电路，用于根据输入时钟信号的同相信号对第一节点和第二节点进行充放电，并将第一节点电压和第二节点电压转换成方波信号，以得到第一时钟信号；以及第二时钟电路，用于根据输入时钟信号的反相信号对第三节点和第四节点进行充放电，并将第三节点电压和第四节点电压转换成方波信号，以得到第二时钟信号，其中，通过设置第一时钟电路的第一节点电压和第二节点电压与第二时钟电路的第三节点电压和第四节点电压之间的充放电速度差异来实现第一时钟信号和第二时钟信号的相位不交叠，从而可以在降低电路复杂度以及减小电路规模的基础上产生非交叠时钟信号。模的基础上产生非交叠时钟信号。模的基础上产生非交叠时钟信号。

【技术实现步骤摘要】
非交叠时钟信号产生电路


[0001]本专利技术涉及电路设计
，特别涉及一种非交叠时钟信号产生电路。

技术介绍

[0002]在驱动电路、开关电容电路的等电路中，需要两个或多个不同相位的信号对晶体管进行控制。在驱动电路中，若以简单的PWM调制信号对上管、下管进行控制，有时会出现信号交叠现象，使得上下两管同时导通，发生穿通现象，电源到地之间发生短路，流过较大电流，造成较大功耗，并有可能导致功率管发生误动作；在开关电容电路中，若采用未经处理的非交叠时钟信号，则会发生时钟馈通等非理想状态。
[0003]图1示出了根据现有技术的非交叠时钟信号产生电路的示意图。如图1所示，该电路的输入端接收输入时钟信号CLK，输入端分别与缓冲器11和反相器12相连，输出端分别接反相器13和反相器14，缓冲器11与反相器13之间依次接有与非门G1和延时模块DLY1，反相器12与反相器14之间依次接有与非门G2和延时模块DLY2，与非门G1的另一个输入端与延时模块DLY2和反相器14的中间节点B相连，与非门G2的另一个输入端与延时模块DLY1和反相器13的中间节点A相连，该电路的输出端为反相器13与反相器14的输出端，分别用于输出相位不交叠的时钟信号PH1和时钟信号PH2。
[0004]图2示出了根据现有技术的非交叠时钟信号产生电路的时序图。其中，T为输入时钟信号CLK的周期，TD1为时钟信号CLK1到节点A的延迟时间，TD2为时钟信号CLK2到节点B的延迟时间。节点A的下降沿出现在节点B的上升沿到达TD1后，要使节点A的逻辑电平下降，时钟信号CLK1和节点B的逻辑电平需要同时为1，节点B的上升沿在时钟信号CLK1的上升沿之后出现，因此只要节点B的逻辑电平变为1，与非门G1输出的逻辑电平就会变为0，经过时间TD1，传递到节点A。同样，节点B的下降沿出现在节点A的上升沿到达TD2后，具体原理同上，此处不再赘述。由于时钟信号PH1和时钟信号PH2的逻辑电平分别与节点A、节点B的逻辑电平反相，因此，时钟信号PH1的上升沿出现在时钟信号PH2的下降沿到达TD1后，时钟信号PH2的上升沿出现在时钟信号PH1的下降沿到达TD2后，由于时钟信号PH1或者时钟信号PH2都要等待另一时钟信号关断TD1或者TD2后才开启，所以它们的开启不会发生交叠，不交叠的时间是TD1或者TD2。
[0005]节点A的上升沿出现在时钟信号CLK1的下降沿到达TD1后，因为节点A的逻辑电平要下降，只需节点B或者时钟信号CLK1的任意一个的逻辑电平下降即可，时钟信号CLK1的下降沿出现早于节点B，因此，当时钟信号CLK1下降，与非门G1输出的逻辑电平就会变为1，经过TD1的延时后传递到节点A。同理，节点B的上升沿出现在时钟信号CLK2的下降沿到达TD2后。通过推导得到，时钟信号PH1的脉冲宽度为T/2
‑
TD2，时钟信号PH2的脉冲宽度为T/2
‑
TD1。
[0006]综上，传统的非交叠时钟信号产生电路需要大量的数字逻辑电路、延时电路，结构复杂，所需要的电路规模较大，因此，有待提出一种新的非交叠时钟信号产生电路以解决上述问题。

技术实现思路

[0007]鉴于上述问题，本专利技术的目的在于提供一种非交叠时钟信号产生电路，从而可以在降低电路复杂度以及减小电路规模的基础上产生非交叠时钟信号。
[0008]根据本专利技术的一方面，提供一种非交叠时钟信号产生电路，用于基于输入时钟信号产生第一时钟信号和第二时钟信号，其中，所述第一时钟信号和所述第二时钟信号的相位不交叠，包括：第一时钟电路，包括第一充放电模块和第一电压转换模块，所述第一充放电模块用于根据所述输入时钟信号的同相信号对第一节点和第二节点进行充放电，以得到第一节点电压和第二节点电压，所述第一电压转换模块用于将所述第一节点电压和第二节点电压转换成方波信号，以得到所述第一时钟信号；以及第二时钟电路，包括第二充放电模块和第二电压转换模块，所述第二充放电模块用于根据所述输入时钟信号的反相信号对第三节点和第四节点进行充放电，以得到第三节点电压和第四节点电压，所述第二电压转换模块用于将所述第三节点电压和第四节点电压转换成方波信号，以得到所述第二时钟信号，其中，通过设置所述第一时钟电路的第一节点电压和第二节点电压与所述第二时钟电路的第三节点电压和第四节点电压之间的充放电速度差异来实现所述第一时钟信号和第二时钟信号的相位不交叠。
[0009]可选地，当所述输入时钟信号由高电平翻转为低电平时，所述第二节点电压的充电时间小于所述第三节点电压的放电时间，使得所述第二时钟信号的上升沿相对于所述第一时钟信号的下降沿延迟第一时间，当所述输入时钟信号由低电平翻转为高电平时，所述第四节点电压的充电时间小于所述第一节点电压的放电时间，使得所述第二时钟信号的下降沿相对于所述第一时钟信号的上升沿延迟第二时间。
[0010]可选地，非交叠时钟信号产生电路还包括缓冲器，用于接收所述输入时钟信号，并根据所述输入时钟信号提供所述输入时钟信号的同相信号；反相器，用于接收所述输入时钟信号，并根据所述输入时钟信号提供所述输入时钟信号的反相信号。
[0011]可选地，所述第一充放电模块包括第一晶体管，其栅端连接至所述缓冲器的输出端，源端连接至电源；第二晶体管，其栅端连接至所述缓冲器的输出端，源端接地；第一限流电阻，连接在所述第一晶体管的漏端和所述第二晶体管的漏端之间，其中，所述第一晶体管与所述第一限流电阻相连的节点为所述第一节点，所述第二晶体管与所述第一限流电阻相连的节点为所述第二节点。
[0012]可选地，所述第一电压转换模块包括第三晶体管，其栅端连接至所述第一节点，源端连接至所述电源；第四晶体管，其栅端连接至所述第二节点，源端接地，其中，所述第三晶体管的漏端和所述第四晶体管的漏端相连的第五节点提供所述第一时钟信号。
[0013]可选地，所述第一晶体管和所述第三晶体管为PMOS管，所述第二晶体管、所述第四晶体管为NMOS管。
[0014]可选地，所述第二充放电模块包括：第五晶体管，其栅端连接至所述反相器的输出端，源端连接至所述电源；第六晶体管，其栅端连接至所述反相器的输出端，源端接地；第二限流电阻，连接在所述第五晶体管的漏端和所述第六晶体管的漏端之间，其中，所述第五晶体管与所述第二限流电阻相连的节点为所述第三节点，所述第六晶体管与所述第二限流电阻的相连节点为所述第四节点。
[0015]可选地，所述第二电压转换模块包括：第七晶体管，其栅端连接至所述第三节点，
源端连接至所述电源；第八晶体管，其栅端连接至所述第四节点，源端接地，其中，所述第七晶体管的漏端和所述第八晶体管的漏端相连的第六节点提供所述第二时钟信号。
[0016]可选地，所述PMOS管和所述NMOS管设置为流经所述PMOS管的电流大于流经所述NMOS管的电流。
[0017]本专利技术提供的非交叠时钟信号产生电路通过设置第一时钟电路的第一节点电压和第二节点电压与第二时钟电路的第三节点电压和第四节点电压之间的充放本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种非交叠时钟信号产生电路，用于基于输入时钟信号产生第一时钟信号和第二时钟信号，其中，所述第一时钟信号和所述第二时钟信号的相位不交叠，包括：第一时钟电路，包括第一充放电模块和第一电压转换模块，所述第一充放电模块用于根据所述输入时钟信号的同相信号对第一节点和第二节点进行充放电，以得到第一节点电压和第二节点电压，所述第一电压转换模块用于将所述第一节点电压和第二节点电压转换成方波信号，以得到所述第一时钟信号；以及第二时钟电路，包括第二充放电模块和第二电压转换模块，所述第二充放电模块用于根据所述输入时钟信号的反相信号对第三节点和第四节点进行充放电，以得到第三节点电压和第四节点电压，所述第二电压转换模块用于将所述第三节点电压和第四节点电压转换成方波信号，以得到所述第二时钟信号，其中，通过设置所述第一时钟电路的第一节点电压和第二节点电压与所述第二时钟电路的第三节点电压和第四节点电压之间的充放电速度差异来实现所述第一时钟信号和第二时钟信号的相位不交叠。2.根据权利要求1所述的电路，其中，当所述输入时钟信号由高电平翻转为低电平时，所述第二节点电压的充电时间小于所述第三节点电压的放电时间，使得所述第二时钟信号的上升沿相对于所述第一时钟信号的下降沿延迟第一时间，当所述输入时钟信号由低电平翻转为高电平时，所述第四节点电压的充电时间小于所述第一节点电压的放电时间，使得所述第二时钟信号的下降沿相对于所述第一时钟信号的上升沿延迟第二时间。3.根据权利要求2所述的电路，还包括：缓冲器，用于接收所述输入时钟信号，并根据所述输入时钟信号提供所述输入时钟信号的同相信号；反相器，用于接收所述输入时钟信号，并根据所述输入时钟信号提供所述输入时钟信号的反相信号。4.根据权利要求3所述的电路，其中，所述第一充放电模块包括：第一晶体管，其栅端连接至所述缓冲器的输...

【专利技术属性】
技术研发人员：赵天昊，肖飞，于翔，
申请(专利权)人：骏盈半导体上海有限公司，
类型：发明
国别省市：