本发明专利技术公开一种适用于宽频率范围的自适应时钟电路，为自适应电压频率调节系统提供高精度的用于时钟拉伸的参考时钟，属于基本电子电路的技术领域。该电路包括时间数字转换器，可配置延迟链和码对码转换器三个部分。这三个部分的组合形成闭环负反馈调节，具有自适应时钟的功能。本发明专利技术采用了三种技术来实现超高精度：1)提出了一种多级电路级联的可配置延时链来拓宽其工作频率的范围。2)提出了一种超微调反相器单元来实现超精细的延时调整。3)提出了一种码对码转换器以实现配置码的快速转换。最终实现了自适应匹配时钟信号的频率和相位，并输出等相位差的推迟时钟。结果显示，该电路在精度上具有显著的优势。精度上具有显著的优势。精度上具有显著的优势。
【技术实现步骤摘要】
一种适用于宽频率范围的高精度自适应时钟电路
[0001]本专利技术属于电子电路的
，尤其涉及一种适用于宽频率范围的高精度自适应时钟电路。
技术介绍
[0002]近年来，随着便携式电子设备和物联网的飞速发展，市场上的自供电产品越来越普及。设备的续航成为重要的一项参考指标，低功耗成为可穿戴或可植入设备的一项重要的发展趋势。自适应时钟技术作为低功耗技术中的一项重要技术，它为自适应时钟拉伸/压缩电路提供了参考时钟，它的性能对整体电路有着重要的影响。因此，自适应时钟技术的研究成为数字集成电路性能研究的一个重要组成部分。
[0003]传统设计一般是采用buffer链的方案来实现自适应时钟模块。这种方案的最小时间间隔为一个buffer的延时间隔，这个间隔的误差在时钟信号上还是非常大的。自适应时钟通常用于匹配自适应拉伸系统的时钟频率，以提供准确地时钟拉伸量。它影响着匹配时钟的时钟频率，从而决定了自适应时钟拉伸系统的性能。处理器常采用自适应时钟技术来降低电压的安全裕度以实现低功耗，同时提高芯片性能和能源效率。然而，随着电压的降低buffer的延时偏差会变得更大，时钟的误差也会变大。因此，设计一款用于宽电压范围的高精度的自适应时钟电路是必不可少的。
技术实现思路
[0004]本专利技术目的在于提供一种适用于宽频率范围的高精度自适应时钟电路,由用于采样时钟信号并输出推迟的时钟的时间数字转换器，将时间数字转换器输出的码值转换为可配置延时链的码值的码对码转换器，通过可配置负载来实现对延时进行超微调的可配置延时链构成,以解决时钟误差大的技术问题。
[0005]为解决上述技术问题，本专利技术的具体技术方案如下：
[0006]一种适用于宽频率范围的自适应时钟电路，包括：
[0007]用于对时钟信号进行采样并输出采样码和等相位差的推迟时钟的时间数字转换器；
[0008]将时间数字转换器输出的码值转换为可配置延时链的配置码的码对码转换器；
[0009]通过超微调可配置负载来实现超微调延时的可配置延时链。
[0010]进一步的，时间数字转换器的输入信号为时钟信号，通过可配置延时链来推迟时钟，其输出为等相位差的推迟时钟：clk1,clk2,clk3,
…
,clkn和采样时钟信号clk后的码值：T1,T2,T3,
…
,Tn；clkn信号的频率和相位应与clk信号的频率和相位相吻合，若不完全吻合，应使得clkn信号的上升沿在clk信号的上升沿的前面。
[0011]进一步的，可配置延时链通过多级的独热码选择器实现对节点信号的选择，通过配置码选择合适延时路径，实现延时链的延时可配置；延时链采用多级的可配置延时模块，多级路径实现了宽频率范围内的延时可配置。
[0012]进一步的，可配置延时链的超微调链是由多个超微调反相器构成，在可配置延时链的末端，是一个用来增大驱动能力的大驱动的反相器；可配置延时链通过超微调反相器来实现延时的超微调功能，其本质上是通过改变电路节点上的负载来改变超微调链的延时。
[0013]进一步的，超微调反相器通过控制NMOS晶体管的通断来增加负载，每个档位的负载电容是一个NMOS晶体管的源极或漏极的节点电容；通过NMOS晶体管的通断控制了电路节点的负载电容，最终实现了电路延时的超精细调节。
[0014]进一步的，码对码转换器的输入是时间数字转换器的输出码值，它的输出是可配置延时链的配置码。
[0015]本专利技术还公开了一种适用于宽频率范围的自适应时钟电路的负反馈调节方法，包括以下步骤：
[0016]步骤1、通过可配置延时链将时钟推迟为等相位差的多个推迟时钟；
[0017]步骤2、将推迟的时钟作为触发器中寄存器的参考时钟，对时钟信号clk进行采样，将采样后的码值输出给码对码转换器；
[0018]步骤3、码对码转换器的输入码值包括以下几种情况：1)111...1；2)111...10...0；3)111...10...01...1；4)111...10...01...10...0；5)111...10...01...10...01...1；6)111...10...01...10...01...1...；情况1)和2)的输入码值中没有0到1的翻转；情况5)和6)的输入码值中有多次0到1的翻转；码对码转换器根据输入的码值中是否含有0到1的翻转来调节延时链的配置码并输出给可配置延时链；当输入的码值没有0到1的翻转时，说明可配置延时链的延时较长，改变可配置延时链的配置码使可配置延时链的延时变短，直到码对码转换器输入的码值中首次出现0到1的变化，配置码采用首次出现0到1变化的前一组码值；当输入的码值出现0到1的翻转时，说明可配置延时链的延时较短，改变可配置延时链的配置码使可配置延时链的延时变长，直到码对码转换器输入的码值中刚好不出现0到1的变化，配置码采用刚好不出现0到1变化的码值；
[0019]步骤4、可配置延时链根据步骤3中用于调节延时链的新配置码来调整延时，进而将时钟信号clkn推迟为等相位差的推迟时钟；
[0020]步骤5、循序步骤1到步骤4的步骤，形成自适应时钟电路的负反馈的闭环调节，直至最终的码值稳定，推迟的时钟信号clkn匹配时钟信号clk的工作频率以及相位。
[0021]本专利技术的一种适用于宽频率范围的高精度自适应时钟电路，具有以下优点：
[0022]1、本专利技术采用时间数字转换器，在实现输出码值的同时推迟了时钟信号，复用了电路逻辑，减小了电路代价。时间数字转换器在实现输出采样时钟信号clk码值的同时输出等相位差的推迟时钟，实现了电路结构的复用，提升了电路的利用率。
[0023]2、本专利技术采用了多个电路结构，实现了闭环负反馈调节，从而使得电路的精度更高，鲁棒性更强。
[0024]3、传统的推迟时钟的方案采用并连多个buffer单元作为一档，这样最后一档的延时间隔可能会与前面的相位差不一致。本专利技术采用了可配置延时链来推迟时钟信号，这使得相邻的推迟时钟之间的相位差几乎完全相等，稳定了调整延时的配置码。专利技术的推迟单元采用了我们设计的可配置延时链。该链采用了多级级联的方式实现了宽的延时范围。多级级联的这种方案实现了电路的粗细粒度的调节，相比传统的同一细粒度的调节，该方案
用于调节的使能信号更少，电路需要调度的信号少，减小了电路的信号调度压力。
[0025]4、本专利技术采用了来自不同端口的传播延时均匀的独热码传输门逻辑的数据选择器，这保证了延时链的延时与延时的配置码成正比的关系，有利于延时的配置码的调节。从数据选择器的不同输入端口到输出端口的传播延时几乎一致，这保证了延时与控制延时的配置码的档位呈正相关变化，这有利于配置码的调节。相比传统的大扇入的CMOS标准单元的数据选择器从不同输入端口到输出端口的传播延时的延时差有可能超过一个buffer单元的延时，而独热码传输门逻辑的数据选择器从不同输入端口的传播延时几乎没有延时差，这对延时配置码的稳定起到了极其重要的作用。<本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种适用于宽频率范围的自适应时钟电路，其特征在于，包括：用于对时钟信号进行采样并输出采样码和等相位差的推迟时钟的时间数字转换器；将时间数字转换器输出的码值转换为可配置延时链的配置码的码对码转换器；通过超微调可配置负载来实现超微调延时的可配置延时链。2.根据权利要求1所述的适用于宽频率范围的自适应时钟电路，其特征在于，所述时间数字转换器的输入信号为时钟信号，通过可配置延时链来推迟时钟，其输出为等相位差的推迟时钟：clk1,clk2,clk3,
…
,clkn和采样时钟信号clk后的码值：T1,T2,T3,
…
,Tn；clkn信号的频率和相位应与clk信号的频率和相位尽可能地吻合，若不完全吻合，应使得clkn信号的上升沿在clk信号的上升沿的前面。3.根据权利要求1所述的适用于宽频率范围的自适应时钟电路，其特征在于，所述可配置延时链通过多级的独热码选择器实现对节点信号的选择，通过配置码选择合适延时路径，实现延时链的延时可配置；延时链采用多级的可配置延时模块，多级路径实现了宽频率范围内的延时可配置。4.根据权利要求3所述的适用于宽频率范围的自适应时钟电路，其特征在于，可配置延时链的超微调链是由多个超微调反相器构成，在可配置延时链的末端，是一个用来增大驱动能力的大驱动的反相器；可配置延时链通过超微调反相器来实现延时的超微调功能，其本质上是通过改变电路节点上的负载来改变超微调链的延时。5.根据权利要求4所述的适用于宽频率范围的自适应时钟电路，其特征在于，超微调反相器通过控制NMOS晶体管的通断来增加负载，每个档位的负载电容是一个NMOS晶体管的源极或漏极的节点电容；通过NMOS晶体管的通断控制了电路节点的负载电容，最终实现了电路延时的超精细调节。6.根据权利要求1所述的适用于宽频率范围的自适应时钟电路，其特征在于...
【专利技术属性】
技术研发人员：崔玉强，单伟伟，
申请(专利权)人：东南大学，
类型：发明
国别省市：
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