用于异构计算的系统、方法和装置制造方法及图纸

描述了用于异构计算的系统、方法和装置的实施例。在一些实施例中，硬件异构调度器分派用于在多个异构处理元件中的一个或多个上执行的指令，指令对应于将由多个异构处理元件中的一个或多个处理的代码片段，其中，指令对于多个异构处理元件中的一个或多个中的至少一个是本机指令。个是本机指令。个是本机指令。

【技术实现步骤摘要】
用于异构计算的系统、方法和装置
[0001]本申请是申请日为2016年12月31日、申请号为201680091968.7 (PCT国际申请号为PCT/US2016/069640)、名称为“用于异构计算的系 统、方法和装置”的专利技术专利申请的分案申请。


[0002]本公开内容总体上涉及计算设备领域，具体而言，涉及异构计算方 法、设备和系统。

技术介绍

[0003]在当今的计算机中，CPU执行通用计算任务，例如运行应用软件和操 作系统。诸如图形和图像处理之类的专用计算任务由图形处理器、图像处 理器、数字信号处理器和固定功能加速器来处理。在当今的异构机器中， 每种类型的处理器都以不同的方式编程。
[0004]与当今的通用处理器相比，大数据处理时代需要以更低能量实现更高 性能。加速器(例如，定制固定功能单元或定制可编程单元)有助于满足 这些需求。由于该领域在算法和工作负载方面正在快速发展，所以可用的 加速器集合很难进行先验预测，并且极有可能在产品生成中的库存单元间 有差异，并且随着产品世代而演进。

技术实现思路

[0005]在一个方面，本申请公开了一种系统，包括：多个异构处理元件；硬 件异构调度器，用于分派用于在所述多个异构处理元件中的一个或多个异 构处理元件上执行的指令，所述指令对应于将由所述多个异构处理元件中 的所述一个或多个异构处理元件处理的代码片段，其中，所述指令对于所 述多个异构处理元件中的所述一个或多个异构处理元件中的至少一个异构 处理元件而言是本机指令。
附图说明/>[0006]通过以下结合附图的详细说明将容易理解实施例。为了便于说明，相 似的附图标记标明相似的结构元件。在附图的图中，示例性而非限制性示 出了实施例。
[0007]图1是异构多处理执行环境的表示；
[0008]图2是异构多处理执行环境的表示；
[0009]图3示出了异构调度器的示例性实施方式；
[0010]图4示出了计算机系统的系统引导和设备发现的实施例；
[0011]图5示出了基于程序阶段到三类处理元件的映射的线程迁移的示例；
[0012]图6是异构调度器执行的示例性实施方式流程；
[0013]图7示出了异构调度器的线程目的地选择的方法的示例；
[0014]图8示出了对逻辑ID使用条带映射的概念；
[0015]图9示出了对逻辑ID使用条带映射的示例；
[0016]图10示出了核心组的示例；
[0017]图11示出了利用二进制转换器切换机制的系统中的线程执行方法的 示例；
[0018]图12示出了对加速器的热代码的核心分配的示例性方法；
[0019]图13示出了用于唤醒或写入页目录基址寄存器事件的潜在核心分配 的示例性方法；
[0020]图14示出了串行阶段线程的示例；
[0021]图15示出了针对休眠命令事件的线程响应的潜在核心分配的示例性 方法；
[0022]图16示出了响应于阶段变化事件针对线程的潜在核心分配的示例性 方法；
[0023]图17示出描绘加速区域的代码的示例；
[0024]图18示出了在硬件处理器核心中使用ABEGIN的执行方法的实施 例；
[0025]图19示出了在硬件处理器核心中使用AEND的执行方法的实施例；
[0026]图20示出了使用模式匹配提供ABEGIN/AEND等效的系统；
[0027]图21示出了暴露于模式识别的非加速描绘线程的执行方法的实施 例；
[0028]图22示出了暴露于模式识别的非加速描绘线程的执行方法的实施 例；
[0029]图23示出了不同类型的存储器依赖性、它们的语义、排序要求和用 例；
[0030]图24示出了ABEGIN指令指向的存储器数据块的示例；
[0031]图25示出了被配置为使用ABEGIN/AEND语义的存储器2503的示 例；
[0032]图26示出了使用ABEGIN/AEND以不同的执行模式操作的方法的示 例；
[0033]图27示出了使用ABEGIN/AEND以不同的执行模式操作的方法的示 例；
[0034]图28示出了一种实施方式的附加细节；
[0035]图29示出了加速器的实施例；
[0036]图30示出了计算机系统，其包括通过多协议链路耦合到处理器的加 速器和一个或多个计算机处理器芯片；
[0037]图31示出了根据实施例的设备偏移(device bias)流程；
[0038]图32示出了根据一种实施方式的示例性过程；
[0039]图33示出了从一个或多个I/O设备释放操作数的过程；
[0040]图34示出了使用两种不同类型的工作队列的实施方式；
[0041]图35示出了数据流加速器(DSA)设备的实施方式，该DSA设备包 括接收通过I/O结构接口提交的描述符的多个工作队列；
[0042]图36示出了两个工作队列；
[0043]图37示出了使用引擎和分组的另一种配置；
[0044]图38示出了描述符的实施方式；
[0045]图39示出了完成记录的实施方式；
[0046]图40示出了示例性的无操作描述符和无操作完成记录；
[0047]图41示出了示例性批次描述符和无操作完成记录；
[0048]图42示出了示例性排出描述符和排出完成记录；
[0049]图43示出示例性存储器移动描述符和存储器移动完成记录；
[0050]图44示出了示例性填充描述符；
[0051]图45示出了示例性比较描述符和比较完成记录；
[0052]图46示出了示例性比较立即数描述符；
[0053]图47示出了示例性创建数据记录描述符和创建增量记录完成记录；
[0054]图48示出了增量记录的格式；
[0055]图49示出了示例性应用增量记录描述符；
[0056]图50示出了使用创建增量记录和应用增量记录操作的一种实施方 式；
[0057]图51示出了具有双重转换描述符的示例性存储器复制和具有双重转 换完成记录的存储器复制；
[0058]图52示出了示例性CRC生成描述符和CRC生成完成记录；
[0059]图53示出了具有CRC生成描述符的示例性复制；
[0060]图54示出了示例性DIF插入描述符和DIF插入完成记录；
[0061]图55示出了示例性DIF条带描述符和DIF条带完成记录；
[0062]图56示出了示例性DIF更新描述符和DIF更新完成记录；
[0063]图57示出了示例性缓存刷新描述符；
[0064]图58示出了由ENQCMD生成的64字节的排队存储数据；
[0065]图59示出了用以处理MOVDIRI指令的由处理器执行的方法的实施 例；
[0066]图60示出了用以处理MOVDIRI64B指令的由处理本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种设备，包括：加速器；本地存储器，包括多个堆叠的动态随机访问存储器DRAM管芯；硅桥，该硅桥用于将所述加速器耦合到所述多个堆叠的DRAM管芯，其中，所述加速器与所述多个堆叠的DRAM管芯之间的连接延伸穿过所述硅桥；所述加速器包括：多个处理元件，用于执行外部处理器所分配的处理任务；缓存一致性接口，用于将所述加速器耦合到所述外部处理器，所述缓存一致性接口用于确保存储在所述本地存储器中的数据与存储在所述外部处理器的系统存储器和缓存中的数据一致；以及逻辑，用于将虚拟存储器空间映射到包括所述本地存储器和所述系统存储器的物理系统存储器的异构形式，所述加速器和所述外部处理器用于都使用所述虚拟存储器空间来访问所述本地存储器和所述系统存储器的相应部分。2.根据权利要求1所述的设备，其中，所述缓存一致性接口用于提供所述外部处理器和所述加速器的核心之间的缓存一致性连接。3.根据权利要求2所述的设备，其中，所述缓存一致性接口用于执行探听以检测存储在所述外部处理器的缓存中的缓存行的缓存行状态。4.根据权利要求3所述的设备，其中，所述缓存一致性接口用于响应于所述处理元件对缓存行的访问和尝试的修改，来提供探听更新。5.根据权利要求1所述的设备，其中，所述加速器用于维护数据结构以跟踪与所述外部处理器相关联的存储器部分。6.根据权利要求5所述的设备，其中，所述加速器用于从所述本地存储器或加速器缓存访问所述数据结构，所述数据结构用于指示存储器部分与所述外部处理器...

【专利技术属性】
技术研发人员：拉杰什，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：