一种沟槽型双层栅功率器件及其制造方法技术

本发明专利技术公开了一种沟槽型双层栅功率器件，包括N+衬底、N

【技术实现步骤摘要】
一种沟槽型双层栅功率器件及其制造方法


[0001]本专利技术涉及功率半导体器件
，特别是涉及一种沟槽型双层栅功率器件及其制造方法。

技术介绍

[0002]在功率器件中，沟槽型双层栅功率MOS(MOSFET场效应晶体管)器件具有击穿电压高、导通电阻低、开关速度快、转换效率高的特性。通常，沟槽内底层多晶硅电极作为屏蔽电极与源极短接，上层多晶硅电极作为栅极。沟槽型双层栅功率MOS最主要的研究方向就是不断降低功耗(包括导通损耗和开关损耗)和提高器件动态性能的坚固性。
[0003]现有沟槽型双层栅功率MOS增大雪崩耐量的方法是：在源区设置一些只有P阱区而没有N+源区的区域(即dummy(空置)结构)来提供雪崩空穴电流的通路，以减小元胞雪崩空穴电流大小和电流密度。但是现有沟槽型双层栅功率MOS增大雪崩耐量的方法存在的问题是：1)现有技术的源区中雪崩耐量增强结构只有P阱区而没有N+源区的区域，即dummy结构，由于源区中雪崩耐量增强结构没有N+源区而不能产生正向电流，因此这些结构的存在会增大芯片面积，提高芯片成本。2)由于现有沟槽型双层栅功率MOS在实际应用电路中源极有可能接正极(栅极电压与源极电压之差大于阈值电压)，这样漏源电压之差VDS会减小，则反偏PN结PWELL
‑
N
‑
结的电场内部电场将减小，减弱了雪崩耐量增强结构对雪崩空穴电流的抽取作用，使雪崩空穴电流的抽取速度减弱，因此雪崩耐量增强结构对雪崩耐量的提高作用没有得到充分发挥。3)由于沟槽型双层栅功率MOS在实际应用电路中源极有可能接正极，使得栅极电压与源极电压之差大于阈值电压。4)由于现有沟槽型双层栅功率MOS器件关断时，非嵌位感性开关引起的雪崩空穴电流的抽取时间较长，使得器件关断时雪崩空穴电流产生的热量较大，会引起较大的温升。
[0004]需要说明的是，在上述
技术介绍
部分公开的信息仅用于对本申请的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0005]本专利技术的目的在于解决在保证不增大芯片面积和芯片成本的情况下如何减小导通电阻，增大雪崩耐量EAS，提高产品性能的技术问题，提出一种沟槽型双层栅功率器件及其制造方法。
[0006]本专利技术的技术问题通过以下的技术方案予以解决：
[0007]本专利技术公开了一种沟槽型双层栅功率器件，沟槽型双层栅功率器件从下到上依次包括N+衬底、N
‑
外延层、P阱和介质层；所述N
‑
外延层与所述介质层之间分别设置有多个相邻的源区沟槽以及多个相邻的终端区沟槽；所述源区沟槽外侧为沟槽场氧化层，内部从下而上依次设置有N型屏蔽栅、隔离氧化层、栅氧化层和控制栅，N+源区设置在所述P阱和所述介质层之间，源区接触孔设置在所述源区沟槽之间并通过所述介质层与源区正面金属层相连；所述终端区沟槽外侧为终端区沟槽场氧化层，终端区沟槽多晶硅设置于所述终端区沟
槽里面，被所述终端区沟槽场氧化层和介质层包裹，在所述终端区沟槽截止环之前设置有由终端区最后一个终端区沟槽环及其附属结构组成的雪崩耐量增强结构。
[0008]在一些实施例中，上述雪崩耐量增强结构包括所述介质层、雪崩耐量增强结构金属层、雪崩耐量增强结构体区、体区接触孔和雪崩耐量增强结构多晶硅接触孔、雪崩耐量增强结构沟槽场氧化层和雪崩耐量增强结构多晶硅。
[0009]进一步地，上述雪崩耐量增强结构体区接触孔的宽度大于所述源区接触孔的宽度。
[0010]进一步地，上述雪崩耐量增强结构多晶硅与所述雪崩耐量增强结构的正面金属层零电位。
[0011]在一些实施例中，上述雪崩耐量增强结构的正面金属层与源区正面金属层分开，将其电位置于零伏。
[0012]在一些实施例中，上述在源区P阱中均存在N+源区的区域，即在源区P阱中不存在无N+源区的区域。
[0013]在一些实施例中，上述N+衬底背面设有背面金属。
[0014]本专利技术还公开了一种上述沟槽型双层栅功率器件的制造方法，包括如下步骤：
[0015]S1、在N+衬底上形成N
‑
外延层；
[0016]S2、在N
‑
外延层上进行沟槽光刻和刻蚀，同步形成源区沟槽、终端区沟槽和雪崩耐量增强结构沟槽；
[0017]S3、在所述沟槽侧壁上同步生长形成沟槽场氧化层和终端区雪崩耐量增强结构沟槽场氧化层；
[0018]S4、淀积多晶硅并进行多晶磷扩散、光刻与刻蚀，同步形成源区N型屏蔽栅、终端区沟槽多晶硅和雪崩耐量增强结构多晶硅；
[0019]S5、用化学气相淀积方法淀积高密度氧化膜，然后再将氧化膜回刻到指定深度以保留足够的隔离氧化膜厚度形成隔离氧化层，此时隔离氧化层上方没有氧化层；
[0020]S6、用热氧化的方法在所述源区沟槽中隔离氧化层的上方形成栅氧化层；
[0021]S7、淀积N型多晶硅，进行化学机械抛光至与芯片表面齐平，将芯片表面的多晶硅和氧化层去掉，形成控制栅；
[0022]S8、进行硼注入和扩散形成P阱，然后进行N+光刻、砷注入和扩散形成N+源区；
[0023]S9、形成介质层；
[0024]S10、接触孔光刻和刻蚀形成接触孔，并进行接触孔P型高掺杂注入，同步形成源区接触孔、雪崩耐量增强结构体区接触孔以及雪崩耐量增强结构多晶硅；
[0025]S11、正面金属溅射、光刻和刻蚀，同步形成源区正面金属层、终端区正面金属层和雪崩耐量增强结构正面金属层；
[0026]S12、钝化层淀积、光刻和刻蚀，形成钝化层引线窗口；
[0027]S13、金属蒸发，形成背面金属。
[0028]在一些实施例中，步骤S5中，所述终端区沟槽多晶硅和所述雪崩耐量增强结构多晶硅均为一个整体。
[0029]在一些实施例中，步骤S9中，所述介质层的结构为不掺磷的硅玻璃层和掺磷的硅玻璃层的双层结构。
[0030]本专利技术与现有技术对比的有益效果包括：
[0031]本专利技术所述的沟槽型双层栅功率器件，本专利技术等效作用相当于把传统结构中源区的雪崩耐量增强结构搬到了终端。由于没有增大终端总长，故本专利技术能节省传统结构的雪崩耐量增强结构所占用的芯片面积，即在芯片面积相同的情况下，本专利技术能增大正向导通电流密度，减小导通电阻，提升产品性能。在同样的芯片面积条件下，本专利技术由于在源区没有无N+源区的区域，增大了导通电流的电流密度，进而减小了导通电阻，并增大雪崩耐量EAS，进而提高了产品的性能。
附图说明
[0032]图1是现有技术沟槽型双层栅功率器件的俯视图；
[0033]图2是现有技术沟槽型双层栅功率器件沿A1A2方向的剖面结构示意图；
[0034]图3是本专利技术实施例中沟槽型双层栅功率器件的俯视图；
[0035]图4是本专利技术实施例中沟槽型双层栅功率器件沿A1A2方向的剖面结构示意图；
[0036]图5是本专利技术实施例中沟槽型双层栅功率器件沿B1B2方向本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.沟槽型双层栅功率器件，其特征在于：所述沟槽型双层栅功率器件从下到上依次包括N+衬底(1)、N
‑
外延层(2)、P阱(7)和介质层(9，9A)；所述N
‑
外延层(2)与所述介质层(9，9A)之间分别设置有多个相邻的源区沟槽(12)以及多个相邻的终端区沟槽(12A)；所述源区沟槽(12)外侧为沟槽场氧化层(3)，内部从下而上依次设置有N型屏蔽栅(6)、隔离氧化层(4)、栅氧化层(5)和控制栅(11)，N+源区(8)设置在所述P阱(7)和所述介质层(9)之间，源区接触孔(15)设置在所述源区沟槽(12)之间并通过所述介质层(9)与源区正面金属层(13C)相连；所述终端区沟槽(12A)外侧为终端区沟槽场氧化层(3A)，终端区沟槽多晶硅(14)设置于所述终端区沟槽(12A)里面，被所述终端区沟槽场氧化层(3A)和介质层(9A)包裹，在所述终端区沟槽截止环(12A)之前设置有由终端区最后一个终端区沟槽环(12B)及其附属结构组成的雪崩耐量增强结构。2.如权利要求1所述的沟槽型双层栅功率器件，其特征在于：所述雪崩耐量增强结构包括所述介质层(9A)、所述雪崩耐量增强结构正面金属层(13D)、雪崩耐量增强结构体区(7A)、体区接触孔(15A)、雪崩耐量增强结构多晶硅接触孔(15B)、雪崩耐量增强结构沟槽场氧化层(3A)和雪崩耐量增强结构多晶硅(14A)。3.如权利要求2所述的沟槽型双层栅功率器件，其特征在于：所述雪崩耐量增强结构体区接触孔(15A)的宽度大于所述源区接触孔(15)的宽度。4.如权利要求1或2所述的沟槽型双层栅功率器件，其特征在于：所述雪崩耐量增强结构多晶硅(14A)与所述雪崩耐量增强结构正面金属层(13D)零电位。5.如权利要求4所述的沟槽型双层栅功率器件，其特征在于：所述雪崩耐量增强结构正面金属层(13D)与源区正面金属层(13C)分开，将其电位置于零伏。6.如权利要求1所述的沟槽型双层栅功率器件，其特征在于：所述在源区P阱(7)中均存在N+源区(8)的区域。7.如权利要求1所述的沟槽型双层栅功率器件，其特征在于：所述N+衬底...

【专利技术属性】
技术研发人员：李学会，傅俊寅，汪之涵，
申请(专利权)人：深圳基本半导体有限公司，
类型：发明
国别省市：