小多边形栅格化制造技术

本申请公开了小多边形栅格化。方法、系统和设备可以提供一种技术，该技术基于图形多边形的位置来选择像素块的位置，其中像素块包含图形多边形。该技术还可在单个事务期间将图形多边形转换成像素块内的基于像素的表示。多边形转换成像素块内的基于像素的表示。多边形转换成像素块内的基于像素的表示。

【技术实现步骤摘要】
小多边形栅格化


[0001]实施例总体上涉及图形处理架构。更具体地，实施例涉及图形处理架构中的小多边形栅格化的优化。

技术介绍

[0002]在通过图形处理架构渲染视觉场景期间，场景中的对象可以表示为多边形(例如，三角形、基元)的集合/网格。为了将多边形转换为基于像素的表示，可以相对于与显示器的像素对齐的16x16像素块(例如，“兆跨度(megaspan)”)来评估每个多边形。如果给定的多边形与多个兆跨度重叠，则对多边形的评估通常在多个轮次(pass)、迭代和/或事务中进行(例如，每个兆跨度一个轮次)。这种方法可能对性能和功耗具有负面影响。
附图说明
[0003]通过阅读以下说明书和所附权利要求书并通过参考以下附图，实施例的各种优势对本领域技术人员将变得显而易见，在附图中：
[0004]图1是常规像素块和根据实施例的像素块的比较示例的图示；
[0005]图2是根据实施例的各种像素块对齐的示例的图示；
[0006]图3是根据实施例的像素块的中心位置调整的示例的图示；
[0007]图4是根据实施例的多样本抗混叠(MSAA)时钟配置的示例的图示；
[0008]图5是根据实施例的数据路径的示例的框图；
[0009]图6是根据实施例的操作性能增强的图形处理器的方法的示例的流程图；
[0010]图7是根据实施例的处理关于图形多边形的尺寸过小(undersize)情况的方法的示例的流程图；
[0011]图8A和图8B是根据实施例的处理关于图形多边形的尺寸过大(oversize)情况的方法的示例的流程图；
[0012]图9是根据实施例的性能增强的计算系统的示例的框图；
[0013]图10是根据实施例的处理系统的示例的框图；
[0014]图11A
‑
图11D是根据实施例的计算系统和图形处理器的示例的框图；
[0015]图12A
‑
图12C是根据实施例的附加图形处理器和计算加速器架构的示例的框图；
[0016]图13是根据实施例的图形处理器的图形处理引擎的示例的框图；
[0017]图14A
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图14B是根据实施例的图形处理器核的线程执行逻辑的示例的框图；
[0018]图15图示根据实施例的附加执行单元的示例；
[0019]图16是图示根据实施例的图形处理器指令格式的示例的框图；
[0020]图17是根据实施例的图形处理器的另一示例的框图；
[0021]图18A是图示根据实施例的图形处理器命令格式的示例的框图；
[0022]图18B是图示根据实施例的图形处理器命令序列的示例的框图；
[0023]图19图示根据实施例的用于数据处理系统的示例图形软件架构；
[0024]图20A是图示根据实施例的IP核开发系统的示例的框图；
[0025]图20B图示根据实施例的集成电路封装组件的截面侧视图的示例；
[0026]图20C
‑
图20D图示根据实施例的封装组件的示例；
[0027]图21是图示根据实施例的芯片上系统集成电路的示例的框图；以及
[0028]图22A
‑
图22B是图示根据实施例的用于在SoC内使用的示例性图形处理器的框图。
具体实施方式
[0029]现在转向图1，示出了图形多边形30(例如，三角形、基元)，其中图形多边形30对应于在视觉场景(例如，三维/3D游戏、虚拟现实/VR应用、增强现实/AR应用等)中渲染的对象中的表面的一部分。在栅格化期间，图形多边形30的顶点和/或边缘的深度被评估以确定图形多边形30的一些或全部是否可见，并且如果可见，则图形多边形30被转换为基于像素的表示(例如，包括“点亮”像素颜色信息)以用于在显示器上呈现。
[0030]在所示示例中，图形多边形30与多个未对齐的像素块34、36、38、40(例如，兆跨度)重叠，其中未对齐的像素块34、36、38、40中的每一个包括与显示器的像素对齐的16x16像素(例如，每个虚线正方形表示4x4像素组)。因此，常规解决方案32可以在四个分开的事务(例如，一个或多个像素着色器在其中被分派的轮次)中处理图形多边形30
–
一个事务用于第一未对齐的像素块34，一个事务用于第二未对齐的像素块36，一个事务用于第三未对齐的像素块38，并且一个事务用于第四未对齐的像素块40。
[0031]相比之下，增强的解决方案42自动检测：1)图形多边形30将适配在像素块内(例如，存在尺寸过小情况)，以及2)图形多边形30与多个未对齐的像素块34、36、38、40重叠(例如，存在未对齐情况)。响应于尺寸过小情况和未对齐情况，所示的增强解决方案42基于图形多边形30的位置来选择像素块44的位置，其中像素块44包含图形多边形30。因此，所示的图形多边形30在单个事务(例如，对一个或多个像素着色器的单次分派)期间被转换成像素块44内的基于像素的表示。因此，至少在调整像素块44的位置减少了评估图形多边形30所涉及的事务的数量的意义上，增强的解决方案42改善了性能。减少的事务数量还可以降低功耗。实际上，已经确定遇到的大量多边形将适配在像素块44(例如，是“小的”)内并且是未对齐的。
[0032]图2示出了针对像素块48的一组对齐46(46a
‑
46p)。在第一对齐46a中，像素块48的中心与标准(例如，屏幕对齐的)像素块的中心对齐。然而，在第二对齐46b中，像素块48的中心在X方向上移位了四个像素并且在Y方向上移位了零个像素。在第三对齐46c中，像素块48的中心在X方向上移位了零个像素并且在Y方向上移位了四个像素。可针对第四对齐46d、第五对齐46e等进行像素块48的调整。在一个示例中，通过调整与像素着色器一起分派的直线方程参数来进行这些调整。
[0033]图3示出了与第一未对齐像素块52、第二未对齐像素块54以及第三未对齐像素块56重叠的图形多边形50。在所示示例中，图形多边形50周围的边界框58小于未对齐的像素块53、54、56中的每一个，并且创建新的像素块68以包含边界框58。在实施例中，新像素块68是经由针对图形多边形50的第一边缘60、第二边缘62和第三边缘64调整的直线方程来定义的，如下所示。
[0034]Lo
Adjusted
＝D
x
*L
x
+D
y
*L
y
+Lo
Original
(1)
[0035]其中Lo
Original
(Lo
原始
)为第一未对齐像素块52的边缘与中心之间的法线距离，L
x
为该边缘在X方向上的范围，L
y
为该边缘在Y方向上的范围，D
x
是在X方向上从X、Y原点66到新像素块68的左上角的像素数量(例如，所示示例中为本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种计算系统，包括：网络控制器；以及图形处理器，所述图形处理器耦合至所述网络控制器，其中，所述图形处理器包括耦合至一个或多个衬底的逻辑，所述逻辑用于：基于图形多边形的位置来选择像素块的位置，其中所述像素块用于包含所述图形多边形，以及在单个事务期间将所述图形多边形转换成所述像素块内的基于像素的表示。2.如权利要求1所述的计算系统，其特征在于，耦合至所述一个或多个衬底的所述逻辑用于：检测其中所述图形多边形小于所述像素块的尺寸过小情况，以及检测其中所述图形多边形与多个未对齐的像素块重叠的未对齐情况。3.如权利要求2所述的计算系统，其特征在于，所述像素块的位置用于响应于所述尺寸过小情况和所述未对齐情况而被选择。4.如权利要求1所述的计算系统，其特征在于，耦合至所述一个或多个衬底的所述逻辑用于：检测其中输入的多边形大于所述像素块的尺寸过大情况，以及响应于所述尺寸过大情况而减小所述输入的多边形的尺寸，以获得所述图形多边形。5.如权利要求1所述的计算系统，其特征在于，耦合至所述一个或多个衬底的所述逻辑用于：检测其中输入的多边形大于所述像素块的尺寸过大情况，以及响应于所述尺寸过大情况而放大所述像素块的尺寸。6.如权利要求1
‑
5中任一项所述的计算系统，其特征在于，为了选择所述像素块的位置，耦合至所述一个或多个衬底的所述逻辑用于调整未对齐的像素块的中心位置。7.一种半导体设备，包括：一个或多个衬底；以及逻辑，所述逻辑耦合至所述一个或多个衬底，其中所述逻辑至少部分地被实现在可配置硬件逻辑或固定功能硬件逻辑中的一者或多者中，耦合至所述一个或多个衬底的所述逻辑用于：基于图形多边形的位置来选择像素块的位置，其中所述像素块用于包含所述图形多边形；以及在单个事务期间将所述图形多边形转换成所述像素块内的基于像素的表示。8.如权利要求7所述的半导体设备，其特征在于，耦合至所述一个或多个衬底的所述逻辑用于：检测其中所述图形多边形小于所述像素块的尺寸过小情况；以及检测其中所述图形多边形与多个未对齐的像素块重叠的未对齐情况。9.如权利要求8所述的半导体设备，其特征在于，所述像素块的位置用于响应于所述尺寸过小情况和所述未对齐情况而被选择。10.如权利要求7所述的半导体设备，其特征在于，耦合至所述一个或多个衬底的所述逻辑用于：
检测其中输入的多边形大于所述像素块的尺寸过大情况；以及响应于所述尺寸过大情况而减小所述输入的多边形的尺寸，以获得所述图形多边形。11.如权利要求7所述的半导体设备，其特征在于，耦合至所述一个或多个衬底的所述逻辑用于：检测其中输入的多边形大于所述像素块的尺寸过大情况；以及响应于所述尺寸过大情况而放大所述像素块的尺寸。12.如权利要求7
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11中任一项所述的半导体设备，其特征在于，...

【专利技术属性】
技术研发人员：J，
申请(专利权)人：英特尔公司，
类型：发明
国别省市：