一种高速串行芯片误码率测试系统及方法技术方案

本发明专利技术提供一种高速串行芯片误码率测试系统及方法，包括：高速串行芯片装置用于基于预设的FPGA收发器发送与接收高速串行数据；误码率测试模块用于通过预设的时钟源，测试和读取高速串行数据的误码率；校准模块用于根据所述误码率生成对应的校准参数，并通过所述校准参数接收并校准高速串行芯片装置发送的高速串行数据；控制模块用于接收用户指令，并通过所述接收用户指令，控制高速串行芯片和误码率测试模块和驱动模块的通信。测试模块和驱动模块的通信。测试模块和驱动模块的通信。

【技术实现步骤摘要】
一种高速串行芯片误码率测试系统及方法


[0001]本专利技术涉及串行芯片、芯片测试
，特别涉及一种高速串行芯片误码率测试系统及方法。

技术介绍

[0002]目前，在高速串行通信系统中，由于受到电源噪声、码间串扰以及传输信道等因素的影响，串行数据通过高速通道传输时没有固定的时钟通道，并且同步时钟由系统传输的数据信号提供，如果系统传输出现误差，时序误差累加，信号采样位置变化，会产生误码，这会对整个系统产生重大影响，如何对误码率进行精准测试和校准是一个非常重要的问题。高速串行数据通信在许多应用中广泛出现，并且它们在继续更广泛的替换掉传统的并行数据连接系统，而串行通信中数据通路存在两条指定的信道，用于传输一对差分信号，同时并不需要连接地通路。但是，串行系统在非同步模式下有一个频率上的失配。
[0003]已经公开的专利CN201910253205提供了一种预加重的调试系统及方法，包括印刷线路板PCB和设置在其上的现场可编程逻辑门阵列FPGA芯片，所述FPGA芯片包括多个发送端口和一个接收端口，每个发送端口均连接一个发送端射频同轴头，PRBS码元生成器，其用于生成不同类型的PRBS码流从所述发送端口发出接收端射频同轴头，其与各发送端射频同轴头分别通过同轴线缆连接，还连接所述接收端口；PRBS码元校验器，其用于校验接收端口收到的PRBS码流，并计算误码率；预加重管理模块，其用于每次生成一组预加重配置参数并传送给至少一个发送端口，启动PRBS码元生成器；还用于将每次PRBS码元校验器的误码率与上一次误码率比较，保存相同和较小的误码率以及对应的预加重配置参数，无需外部测试仪器，自动测试出最佳的发送端预加重参数，提高测试效率，不增加冗余线路，但是该专利是仅通过预加重参数进行误码率的比较，在原有数据的误码率特别大的时候，就算是即时对误码率进行更新，也会基于第一个误码率产生新的误码率，仍然存在较大的误差。

技术实现思路

[0004]本专利技术提供一种高速串行芯片误码率测试系统及方法，以解决上述问题。
[0005]一种高速串行芯片误码率测试系统，包括：
[0006]高速串行芯片装置：用于基于预设的FPGA收发器发送和接收高速串行数据；
[0007]误码率测试模块：用于通过预设的时钟源，测试和读取高速串行数据的误码率；
[0008]校准模块：用于根据误码率生成对应的校准参数，并通过校准参数接收并校准高速串行芯片装置发送的高速串行数据；
[0009]控制模块：用于接收用户指令，并通过接收用户指令控制高速串行芯片、误码率测试模块和校准模块进行交互通信。
[0010]作为本专利技术的一种可选实施例：所述高速串行芯片装置包括FPGA收发器、时钟产生器、输入寄存器、编码器、移位寄存器和三对差分PECL输出；其中，
[0011]FPGA收发器分别与时钟产生器、输入寄存器、编码器、移位寄存器、三对差分PECL
输出连接。
[0012]作为本专利技术的一种可选实施例：所述误码率测试模块包括：
[0013]信号接收单元，用于通过FPGA收发器的输入口接收高速串行信号；
[0014]高速串行数据单元，用于通过预设的数字频率合成器，调节高速串行信号，并将所述高速串行信号转化为高速串行数据；
[0015]测试单元，用于对高速串行数据进行测试，获取测试数据；其中，
[0016]所述测试数据至少包括数据通道信息、数据传输速率、速率分辨率、数据抖动参数和数据摆幅；
[0017]误码率单元，用于将测试数据和高速串行数据传输至预设的干扰模拟模型中，采集对应的模拟配置参数，并通过模拟配置参数，计算高速串行数据的误码率。
[0018]作为本专利技术的一种可选实施例：所述数据抖动参数至少包括高速串行数据的数据抖动类型、数据抖动频率和数据最大抖动幅度；
[0019]所述数据摆幅至少包括高速串行数据的数据输出摆幅、数据摆幅分辨率和数据摆幅精度。
[0020]作为本专利技术的一种可选实施例：所述误码率单元包括：
[0021]调制参数子单元，用于基于预设的干扰模拟模型，对高速串行数据进行干扰训练，计算对应的调制参数；
[0022]导引信号子单元，用于通过调制参数，对测试数据进行调制，并生成对应的导引信号；
[0023]导引信号用于通过调制参数生成对应的信号，对测试数据进行导引；
[0024]数据类型转换子单元，用于将导引信号添加至干扰模拟模型中，再次对高速串行数据进行训练，采集对应的模拟配置参数，同时对高速串行数据进行数据类型转换；
[0025]误码率子单元，用于通过模拟配置参数，计算数据类型转换后的高速串行数据的误码率。
[0026]作为本专利技术的一种可选实施例：所述调制参数子单元包括：
[0027]模拟传输信道子单元，用于基于预设的干扰模拟模型，生成模拟传输信道；
[0028]干扰参数子单元，用于采集历史高速串行数据的干扰因子，将干扰因子传输至干扰模拟模型进行训练，生成对应的第一干扰参数；
[0029]传输速率子单元，用于将第一干扰参数和模拟传输信道进行融合，生成对应的干扰模拟信道，并将高速串行数据传输至干扰模拟信道进行干扰训练，确定传输速率；
[0030]传输延迟参数子单元，用于将高速串行数据的传输速率和预设的传输阈值进行比较和计算，确定传输延迟参数；
[0031]调制参数子单元，用于基于干扰因子和传输延迟参数，计算对应的调制参数。
[0032]作为本专利技术的一种可选实施例：所述数据类型转换子单元包括：
[0033]目标模拟模型子单元，用于将导引信号添加至干扰模拟模型中，更新干扰模拟模型，生成对应的目标模拟模型；
[0034]第二干扰参数子单元，用于将高速串行数据传输至目标模拟模型进行训练，再次采集对应的第二干扰参数；
[0035]模拟配置参数子单元，用于计算第一干扰参数和第二干扰参数的误差，计算高速
串行数据对应的模拟配置参数；
[0036]类型转换子单元，用于基于所述模拟配置参数，同时对高速串行数据进行数据类型转换。
[0037]作为本专利技术的一种可选实施例：所述校准模块包括：
[0038]误码偏差单元，用于获取同频干扰信号下的干扰率和误码率之间的误码偏差；
[0039]校准参数单元，用于通过误码偏差，计算对应的校准参数；
[0040]校准单元，用于通过校准参数，接收并校准高速串行芯片装置发送的高速串行数据；
[0041]作为本专利技术的一种可选实施例：所述校准单元包括：
[0042]传输信道子单元，用于获取高速串行芯片装置收发数据的传输信道；
[0043]干扰参数子单元，用于通过预设的干扰模拟模型，获取干扰因子，并确定对应的干扰参数；
[0044]信道损耗参数子单元，用于通过干扰因子和干扰参数，计算传输信道的信道损耗参数；
[0045]判断结果子单元，用于判断信道损耗参数是否大本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种高速串行芯片误码率测试系统，其特征在于，包括：高速串行芯片装置：用于基于预设的FPGA收发器发送和接收高速串行数据；误码率测试模块：用于通过预设的时钟源，测试和读取高速串行数据的误码率；校准模块：用于根据误码率生成对应的校准参数，并通过校准参数接收并校准高速串行芯片装置发送的高速串行数据；控制模块：用于接收用户指令，并通过接收用户指令控制高速串行芯片、误码率测试模块和校准模块进行交互通信。2.如权利要求1所述的一种高速串行芯片误码率测试系统，其特征在于，所述高速串行芯片装置包括FPGA收发器、时钟产生器、输入寄存器、编码器、移位寄存器和三对差分PECL器输出；其中，FPGA收发器分别与时钟产生器、输入寄存器、编码器、移位寄存器、三对差分PECL输出器连接。3.如权利要求1所述的一种高速串行芯片误码率测试系统，其特征在于，所述误码率测试模块包括：信号接收单元：用于通过FPGA收发器的输入口接收高速串行信号；高速串行数据单元：用于通过预设的数字频率合成器，调节高速串行信号，并将所述高速串行信号转化为高速串行数据；测试单元：用于对高速串行数据进行测试，获取测试数据；其中，所述测试数据至少包括数据通道信息、数据传输速率、速率分辨率、数据抖动参数和数据摆幅；误码率单元：用于将测试数据和高速串行数据传输至预设的干扰模拟模型中，采集对应的模拟配置参数，并通过模拟配置参数，计算高速串行数据的误码率。4.如权利要求3所述的一种高速串行芯片误码率测试系统，其特征在于，所述数据抖动参数至少包括高速串行数据的数据抖动类型、数据抖动频率和数据最大抖动幅度；所述数据摆幅至少包括高速串行数据的数据输出摆幅、数据摆幅分辨率和数据摆幅精度。5.如权利要求3所述的一种高速串行芯片误码率测试系统，其特征在于，所述误码率单元包括：调制参数子单元：用于基于预设的干扰模拟模型，对高速串行数据进行干扰训练，计算对应的调制参数；导引信号子单元：用于通过调制参数，对测试数据进行调制，并生成对应的导引信号；导引信号用于通过调制参数生成对应的信号，对测试数据进行导引；数据类型转换子单元：用于将导引信号添加至干扰模拟模型中，再次对高速串行数据进行训练，采集对应的模拟配置参数，同时对高速串行数据进行数据类型转换；误码率子单元：用于通过模拟配置参数，计算数据类型转换后的高速串行数据的误码率。6.如权利要求5所述的一种高速串行芯片误码率测试系统，其特征在于，所述调制参数子单元包括：模拟传输信道子单元：用于基于预设的干扰模拟模型，生成模拟传输信道；
干...

【专利技术属性】
技术研发人员：熊立志，刘湘贵，
申请(专利权)人：深圳市国芯物联科技有限公司，
类型：发明
国别省市：