一种应用于ZOOMADC中的低功耗缩放数字逻辑电路制造技术

本发明专利技术公开了一种应用于ZOOM ADC中的N位低功耗缩放数字逻辑电路，包括：缩放数字逻辑电路包括一个反相器和N个全加器Full_adder0、Full_adder1、Full_adder2

【技术实现步骤摘要】
一种应用于ZOOM ADC中的低功耗缩放数字逻辑电路


[0001]本专利技术涉及数模混合集成电路领域，具体涉及一种应用于ZOOM ADC中的低功耗缩放数字逻辑电路

技术介绍

[0002]高精度ADC常用在传感器接口、生物医学信号处理和工业仪器仪表等领域。近年来，随着物联网、便携式设备、精确信号测量等方面的飞速发展，电子设备对高精度ADC的性能要求越来越高，尤其是在低功耗要求的便携式设备中。在众多类型的ADC中，ZOOM ADC在保证高精度、高线性度的前提下，仍具有较高的能量效率。缩放数字逻辑电路作为ZOOM ADC中结合SAR ADC与Sigma
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Delta调制器的数字电路模块，具有非常重要的作用，其功耗和版图面积的减小，有利于降低整体ZOOM ADC功耗和面积，提高整体电路性能。
[0003]ZOOM ADC结合SAR ADC高速、低功耗和Sigma
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Delta调制器高精度的优点，实现单一种类ADC无法达到的优越性能。其中，缩放数字逻辑电路是连接SAR ADC和Sigma
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Delta调制器的关键数字模块，主要由加法器构成，功能为将输入信号进行“加2减1”运算后输出。专利技术的缩放数字逻辑电路应用于N位SAR ADC的ZOOM ADC中。输入信号首先通过SAR ADC粗量化得到N位二进制数字码，N位数字码经过缩放数字逻辑电路进行“加2减1”操作，得到2个数字码，再通过DAC产生后级调制器的参考电压Vref+、Vref
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，数字码的“加2减1”对应模拟电平“加2LSB，减1LSB”，LSB为SAR ADC最小量化间隔。缩放数字逻辑电路将调制器的参考电压范围从电源电压缩小至3LSB，极大缩小了调制器输入信号的幅度，降低了对运放的设计要求，可以使用更高能效的运算放大器。
[0004]如图1所示，在传统N位缩放数字逻辑电路中，由N个二选一选择器2
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1MUX作为数据选择器，在给定的两个加数中进行选择后输出给N位串行进位加法器，若要实现“加2减1”功能，则需要在N位00
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010(对应10进制数2)和N位00
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001(对应10进制数1)中进行选择，当数据选择器的控制信号CB为高电平时，选择输出00
···
001，当数据选择器的控制信号CB为低电平时，选择输出00
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010。加法器与减法器由异或门与全加器电路组合而成，N个数据选择器的输出端对应连接N个异或门的一个输入端，异或门另一个输入端接控制信号CB，当控制信号CB为高电平时，电路表现为N位减法器，当控制信号CB为低电平时，电路表现为N位加法器，从而实现“加2减1”功能。
[0005]传统的缩放数字逻辑电路包括全加器、异或门、数据选择器、反相器，用到的数字电路多，结构复杂，瞬态响应速度慢，晶体管数量多，从而消耗过多功耗，版图面积大，降低了整体ZOOM ADC的电路性能，无法满足低功耗设计的要求。

技术实现思路

[0006]本专利技术的目的是提供一种应用于ZOOM ADC中的低功耗缩放数字逻辑电路，将SAR ADC输出的N位数字码进行“加2减1”操作后输出，生成调制器的参考电压对应的数字电平，用简单的电路结构，达到降低功耗、减小版图面积、提高瞬态响应速度的目的。
[0007]为此，本专利技术的公开了一种应用于ZOOM ADC中的低功耗缩放数字逻辑电路，包括：
[0008]反相器电路、N位串行全加器电路；
[0009]反相器电路包括PMOS晶体管PM0和NMOS晶体管NM0，控制端口C；其中，PM0的源极接电源电压VDD，PM0和NM0的漏极接控制端口C的反向信号CB，PM0和NM0的栅极接控制端口C，NM0的源极接地端VSS；
[0010]N位串行全加器电路包括Full_adder0、Full_adder1、Full_adder2、
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Full_adderN
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2、Full_adderN
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1；N个全加器的数据输入端A构成一个加数A<N
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1:0>，N个全加器的数据输入端B构成第二个加数B<N
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1:0>，A<N
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1:0>用于接收输入信号IN<N
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1:0>；B<N
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1:0>用于设置加数；其中，依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，构成N位串行进位加法器；最低位的全加器Full_adder0的进位输入端CI接CB，用于切换工作模式；N个全加器的数据输入端A接输入信号IN<N
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1:0>，作为一个确定加数A<N
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1:0>；最低位全加器Full_adder0的数据输入端B接VSS，次低位全加器Full_adder1的数据输入端B接VDD，固定第二个加数B<N
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1:0>的低两位为10；其余高位的全加器Full_adder2
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Full_adderN
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1的数据输入端B均接CB，用于切换加数B<N
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1:0>的数值；当CB为低电平时，加数B<N
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1:0>为00...010，电路实现“加2”的功能；当CB为高电平时，加数B<N
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1:0>为11...110，即为00...001的反码，电路实现“减1”的功能。
[0011]优选地，全加器模块包括一个进位输入端口CI，两个数据输入端口A、B，一个和输出端口S，一个进位输出端口CO，电源电压VDD，接地电压VSS；全加器模块内部电路包括PMOS晶体管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12、PM13、PM14，包括NMOS晶体管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12、NM13、NM14；其中，PM1、PM2、PM4、PM6、PM7、PM8、PM10、PM13、PM14的源极接电源电压VDD，NM1、NM2、NM4、NM6、NM7、NM8、NM10、NM13、NM14的源极接地端VSS，PM1和PM2的漏极接PM3的源极，PM4的漏极接PM5的源极，PM6、PM7、PM8的漏极接PM9的源极，PM10的漏极接PM11的源极，PM11的漏极接PM12的源极，NM1和NM2的漏极接NM3的源极，NM4的漏极接NM5的源极，NM6、NM7、NM8的漏极接NM9的源极，NM10的漏极接NM11的本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种应用于ZOOM ADC的低功耗缩放数字逻辑电路，其特征在于，包括：反相器电路、N位串行全加器电路；反相器电路包括PMOS晶体管PM0和NMOS晶体管NM0，控制端口C；其中，PM0的源极接电源电压VDD，PM0和NM0的漏极接控制端口C的反向信号CB，PM0和NM0的栅极接控制端口C，NM0的源极接地端VSS；N位串行全加器电路包括Full_adder0、Full_adder1、Full_adder2、
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Full_adderN
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2、Full_adderN
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1；N个全加器的数据输入端A构成一个加数A<N
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1:0>，N个全加器的数据输入端B构成第二个加数B<N
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1:0>，A<N
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1:0>用于接收输入信号IN<N
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1:0>；B<N
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1:0>用于设置加数；其中，依次将低位全加器的进位输出端CO接到高位全加器的进位输入端CI，构成N位串行进位加法器；最低位的全加器Full_adder0的进位输入端CI接CB，用于切换工作模式；N个全加器的数据输入端A接输入信号IN<N
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1:0>，作为一个确定加数A<N
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1:0>；最低位全加器Full_adder0的数据输入端B接VSS，次低位全加器Full_adder1的数据输入端B接VDD，固定第二个加数B<N
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1:0>的低两位为10；其余高位的全加器Full_adder2
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Full_adderN
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1的数据输入端B均接CB，用于切换加数B<N
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1:0>的数值；当CB为低电平时，加数B<N
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1:0>为00...010，电路实现“加2”的功能；当CB为高电平时，加数B<N
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1:0>为11...110，即为00...001的反码，电路实现“减1”的功能。2.根据权利要求1所述的应用于ZOOM ADC的低功耗快速响应缩放数字逻辑电路，其特征在于，全加器模块包括一个进位输入端口CI，两个数据输入端口A、B，一个和输出端口S，一个进位输出端口CO，电源电压VDD，接地电压VSS；全加器模块内部电路包括PMOS晶体管PM1、PM2、PM3、PM4、PM5、PM6、PM7、PM8、PM9、PM10、PM11、PM12、PM13、PM14，包括NMOS晶体管NM1、NM2、NM3、NM4、NM5、NM6、NM7、NM8、NM9、NM10、NM11、NM12、NM13、NM14；其中，PM1、PM2、PM4、PM6、PM7、PM8、PM10、PM13、PM14的源极接电源电压VDD，NM1、NM2、NM4、NM6、NM7、NM8、NM10、NM13、NM14的源极接地端V...

【专利技术属性】
技术研发人员：苑梦，郭春炳，郑基炜，简明朝，张春华，马添福，符业聪，孙博，
申请(专利权)人：广东工业大学，
类型：发明
国别省市：