半导体存储器装置制造方法及图纸

提供了一种半导体存储器装置，所述半导体存储器装置包括：堆叠结构，包括竖直堆叠在基底上的多个层，所述多个层中的每个包括字线、沟道层和电连接到沟道层的数据存储元件；以及位线，在堆叠结构的一侧上竖直延伸，其中，字线包括在第一方向上延伸的第一导线以及在第二方向上从第一导线突出的栅电极，第二方向与第一方向交叉，其中，沟道层在栅电极上，其中，位线包括电连接到沟道层的连接部。线包括电连接到沟道层的连接部。线包括电连接到沟道层的连接部。

【技术实现步骤摘要】
半导体存储器装置
[0001]本申请要求于2021年5月18日在韩国知识产权局提交的第10
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2021
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0064374号韩国专利申请的优先权，该韩国专利申请的公开内容通过引用全部包含于此。


[0002]本专利技术构思涉及一种半导体存储器装置和一种制造该半导体存储器装置的方法，更具体地，涉及一种三维半导体存储器装置和制造该三维半导体存储器装置的方法。

技术介绍

[0003]半导体装置(诸如，半导体存储器)已经高度集成以提供高性能和低制造成本。由于半导体装置的集成可以降低产品价格，因此需要高度集成的半导体装置。二维或平面半导体装置的集成密度主要由单位存储器单元所占据的面积决定。因此，二维或平面半导体装置的集成密度会极大程度地受到形成精细图案的技术的影响。然而，由于需要极其昂贵的处理设备来增加图案精细度，所以虽然二维或平面半导体装置的集成密度不断增加，但仍然受到限制。因此，已经开发了包括三维布置的存储器单元的三维半导体存储器装置。

技术实现思路

[0004]本专利技术构思的一些实施例提供了一种具有改善的电性质和提高的集成度的三维半导体存储器装置。
[0005]本专利技术构思的一些实施例提供了一种制造具有改善的电性质和提高的集成度的三维半导体存储器装置的方法。
[0006]根据专利技术构思的实施例，一种半导体存储器装置可以包括：堆叠结构，包括竖直堆叠在基底上的多个层，所述多个层中的每个包括字线、沟道层和电连接到沟道层的数据存储元件；以及位线，在堆叠结构的一侧上竖直延伸，其中，字线包括在第一方向上延伸的第一导线以及在第二方向上从第一导线突出的栅电极，第二方向与第一方向交叉，其中，沟道层在栅电极上，其中，位线包括电连接到沟道层的连接部。
[0007]根据专利技术构思的实施例，一种半导体存储器装置可以包括：多条字线，在基底上堆叠并彼此间隔开，字线在平行于基底的顶表面的第一方向上延伸；位线，横跨字线竖直延伸；栅电极，在第二方向上从字线中的对应一条字线突出，其中，第二方向与第一方向交叉并且平行于基底的顶表面；沟道层，与栅电极叠置；以及数据存储元件，电连接到沟道层，其中，沟道层具有中空的形状，其中，栅电极设置在沟道层的内部空间中，其中，位线电连接到沟道层。
[0008]根据专利技术构思的实施例，一种半导体存储器装置可以包括：字线，在基底上，字线包括在平行于基底的顶表面的第一方向上延伸的第一导线和在第二方向上从第一导线突出的多个栅电极，第二方向与第一方向交叉；多条位线，与字线交叉并且竖直延伸；多个沟道层，所述多个沟道层中的每个设置在所述多条位线中的对应一条位线与所述多个栅电极中的对应一个栅电极之间；以及多个数据存储元件，其中，数据存储元件中的每个电连接到
沟道层中的对应一个沟道层，其中，字线具有梳状。
[0009]根据专利技术构思的实施例，一种制造半导体存储器装置的方法可以包括：形成堆叠结构，堆叠结构包括竖直堆叠在基底上的多个层，所述多个层中的每个包括顺序堆叠的第一介电层、第二介电层和第三介电层；形成穿透堆叠结构的沟槽；去除第一介电层的暴露于沟槽的部分，以形成在第一方向上延伸的延伸孔并形成在第二方向上从延伸孔延伸的第一凹部；在第一凹部中形成沟道层，沟道层沉积为不完全填充第一凹部；形成填充延伸孔和第一凹部的字线，字线包括形成在延伸孔中的第一导线和形成在第一凹部中的栅电极，栅电极被沟道层围绕；在沟槽中形成竖直延伸的位线；以及去除第一介电层的剩余部分以形成电连接到沟道层的数据存储元件。
附图说明
[0010]图1示出了示出根据本专利技术构思的一些实施例的三维半导体存储器装置的单元阵列的简化电路图。
[0011]图2示出了示出根据本专利技术构思的一些实施例的三维半导体存储器装置的透视图。
[0012]图3示出了示出图2的部分M的放大透视图。
[0013]图4A、图4B和图4C示出了示出图2中描绘的数据存储元件的示例的剖视图。
[0014]图5、图6和图7示出了示出根据本专利技术构思的一些实施例的三维半导体存储器装置的透视图。
[0015]图8示出了示出根据本专利技术构思的一些实施例的三维半导体存储器装置的平面图。
[0016]图9A、图9B、图9C、图9D和图9E分别示出了沿图8的线A
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A'、线B
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B'、线C
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C'、线D
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D'和线E
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E'截取的剖视图。
[0017]图10、图12、图14、图16、图18、图20、图22、图24和图26示出了示出根据本专利技术构思的一些实施例的制造三维半导体存储器装置的方法的平面图。
[0018]图11A、图13A、图15A、图17A、图19A、图21A、图23A、图25A和图27A分别示出了沿图10、图12、图14、图16、图18、图20、图22、图24和图26的线A
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A'截取的剖视图。
[0019]图11B、图13B、图15B、图17B、图19B、图21B、图23B、图25B和图27B分别示出了沿图10、图12、图14、图16、图18、图20、图22、图24和图26的线B
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B'截取的剖视图。
[0020]图11C、图13C、图15C、图17C、图19C、图21C、图23C、图25C和图27C分别示出了沿图10、图12、图14、图16、图18、图20、图22、图24和图26的线C
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C'截取的剖视图。
[0021]图28示出了示出根据本专利技术构思的一些实施例的三维半导体存储器装置的平面图。
[0022]图29示出了沿图28的线A
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A'截取的剖视图。
[0023]图30和图31示出了沿图8的线A
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A'截取的剖视图，其示出了根据本专利技术构思的一些实施例的三维半导体存储器装置。
具体实施方式
[0024]图1示出了示出根据本专利技术构思的一些实施例的三维半导体存储器装置的单元阵
列的简化电路图。
[0025]参照图1，根据本专利技术构思的一些实施例的三维半导体存储器装置可以包括单元阵列CA，单元阵列CA包括多个子单元阵列SCA。子单元阵列SCA可以沿着第一方向D1布置。
[0026]每个子单元阵列SCA可以包括多条位线BL、多条字线WL和多个存储器单元晶体管MCT。一个存储器单元晶体管MCT可以设置在一条字线WL和一条位线BL之间。
[0027]每条位线BL可以是相对于基底在竖直方向(例如，第三方向D3)上延伸的导电图案(例如，金属线)。一个子单元阵列SCA中的位线BL可以布置在第二方向D2上。位线BL可以公共地连接到沿第三方向D3堆叠的存储器单元晶体管MCT。
[0028]字线WL可以是在基底上沿第三方向D3布置的导电图案(例如，金属线)。每条字线WL可以在第一方向D1上延伸。每条字线WL可以公共地连接到子单元阵列SCA的存储器单元本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种半导体存储器装置，所述半导体存储器装置包括：堆叠结构，包括竖直堆叠在基底上的多个层，所述多个层中的每个包括字线、沟道层和电连接到沟道层的数据存储元件；以及位线，在堆叠结构的一侧上竖直延伸，其中，字线包括：第一导线，在第一方向上延伸；以及栅电极，在第二方向上从第一导线突出，第二方向与第一方向交叉，其中，沟道层在栅电极上，并且其中，位线包括电连接到沟道层的连接部。2.如权利要求1所述的半导体存储器装置，其中，沟道层位于栅电极的顶表面、底表面和一个端部上。3.如权利要求1所述的半导体存储器装置，其中沟道层具有中空的内部空间，并且栅电极设置在沟道层的内部空间中。4.如权利要求1所述的半导体存储器装置，其中栅电极包括在第二方向上从第一导线突出的多个栅电极，并且字线具有梳状。5.如权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括在沟道层和栅电极之间的栅极介电层。6.如权利要求1所述的半导体存储器装置，其中，位线还包括竖直延伸的第二导线，其中，连接部在第二方向上从第二导线突出。7.如权利要求1所述的半导体存储器装置，其中，沟道层包括非晶氧化物半导体或二维半导体。8.如权利要求1所述的半导体存储器装置，其中沟道层的第一部分连接到连接部，并且沟道层的第二部分连接到数据存储元件。9.如权利要求1所述的半导体存储器装置，其中，数据存储元件包括：第一电极，电连接到沟道层；第二电极，在第一电极上；以及介电层，在第一电极与第二电极之间。10.如权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：外围电路层，在基底与堆叠结构之间；以及贯穿接触件，将字线和位线中的至少一者电连接到外围电路层。11.一种半导体存储器装置，所述半导体存储器装置包括：多条字线，在基底上堆叠并彼此间隔开，字线在平行于基底的顶表面的第一方向上延伸；位线，横跨字线竖直延伸；栅电极，在第二方向上从字线中的对应一条字线突出，其中，第二方向与第一方向...

【专利技术属性】
技术研发人员：李基硕，金熙中，赵珉熙，
申请(专利权)人：三星电子株式会社，
类型：发明
国别省市：