带隙基准电路制造技术

本申请实施例提供了一种带隙基准电路，通过设置第一晶体单元和第二晶体单元实现了分压，使得第二晶体单元上产生的随温度变化会降低的第二电压(也即CTAT电压)得以减小，以使CTAT电压随温度变化后降低的幅度减小，由于带隙基准电路是通过PTAT电压随温度变化升高的电压来补偿CTAT电压随温度变化降低的电压，从而输出一个随温度变化基本不变的固定电压值，这样，第一电阻上产生的第一电压(也即PTAT电压)的需求降低，所以带隙基准电路中就不需要设置面积较大(量级大)的第一电阻，且第一晶体单元和第二晶体单元的面积均较小，从而达到减小了带隙基准电路整体占用面积的技术效果。小了带隙基准电路整体占用面积的技术效果。小了带隙基准电路整体占用面积的技术效果。

【技术实现步骤摘要】
带隙基准电路


[0001]本申请实施例涉及恒压电路
，尤其涉及一种带隙基准电路。

技术介绍

[0002]带隙基准电路是一种常用在模拟芯片以及数字芯片中的电路，它可以用来提供基本不随温度和工艺变化的固定电压值。
[0003]现有的带隙基准电路为了获得固定的电压值，通常需要在电路结构中设置一个量级很大的电阻，这就使得带隙基准电路整体的占用空间较大，不利于后续的安装使用。

技术实现思路

[0004]本申请实施例提供了一种带隙基准电路，通过第一晶体单元将第二晶体单元上产生的随温度变化会降低的第二电压(也即CTAT电压)进行分压，使得第二晶体单元产生较小的CTAT电压，进而对第一电阻上产生的第一电压(也即PTAT电压)的需求降低，所以带隙基准电路中就不需要设置面积较大(量级大)的第一电阻，减小了带隙基准电路整体的占用空间。
[0005]本申请实施例提供了一种带隙基准电路，包括：电流生成单元、第一电阻、第一晶体单元、第二晶体单元；
[0006]电流生成单元的第一端分别与第一晶体单元的输入端以及第一电阻的第一端电连接，第一晶体单元的输出端与第二晶体单元的输入端之间的公共端与第一电阻的第二端电连接；电流生成单元的第二端与电源端电连接；电流生成单元的第三端以及第二晶体单元的输出端接地；
[0007]电流生成单元，用于基于电源端的电流，生成目标电流；
[0008]电流生成单元，还用于将目标电流输入至第一电阻，以在第一电阻上生成第一电压，以及，将目标电流输入至第二晶体单元，以在第二晶体单元上生成第二电压，带隙基准电路基于第一电压和第二电压生成带隙基准电压。
[0009]在一种可行的实现方式中，第一晶体单元包括第一场效应管；
[0010]第一场效应管的源极与电流生成单元的第一端电连接，第一场效应管的栅极、第一场效应管的漏极和第二晶体单元的输入端的公共端与第一电阻的第二端电连接。
[0011]在一种可行的实现方式中，第一场效应管为第一PMOS管；
[0012]第一PMOS管的源极与电流生成单元的第一端电连接，第一PMOS管的栅极、第一PMOS管的漏极和第二晶体单元的输入端的公共端与第一电阻的第二端电连接。
[0013]在一种可行的实现方式中，第一晶体单元包括两个第一场效应管，两个第一场效应管为第二PMOS管和第三PMOS管；
[0014]第二PMOS管的源极与电流生成单元的第一端电连接，第二PMOS管的栅极和第一PMOS管的漏极的公共端与第三PMOS管的源极电连接；
[0015]第三PMOS管的栅极、第三PMOS管的漏极和第二晶体单元的输入端的公共端与第一
电阻的第二端电连接。
[0016]在一种可行的实现方式中，带隙基准电路还包括运算放大器；
[0017]运算放大器的同相输入端分别与第一晶体单元的输出端和第二晶体单元的输入端电连接，运算放大器的反相输入端和运算放大器的输出端的公共端与第一电阻的第二端电连接。
[0018]在一种可行的实现方式中，运算放大器的同相输入端与第一PMOS管的栅极、第一PMOS管的漏极、第二晶体单元的输入端的公共端电连接；
[0019]或者，
[0020]运算放大器的同相输入端与第三PMOS管的栅极、第三PMOS管的漏极、第二晶体单元的输入端的公共端电连接。
[0021]在一种可行的实现方式中，第二晶体单元包括至少一个第二场效应管；
[0022]至少一个第二场效应管的源极与第一晶体单元的输出端的公共端与第一电阻的第二端电连接，至少一个第二场效应管的栅极和至少一个第二场效应管的漏极的公共端接地。
[0023]在一种可行的实现方式中，都二场效应管为第四PMOS管，
[0024]第四PMOS管的源极与第一晶体单元的输出端的公共端与第一电阻的第二端电连接，第四PMOS管的栅极和第四PMOS管的漏极的公共端接地。
[0025]在一种可行的实现方式中，第一场效应管和第二场效应管相同。
[0026]在一种可行的实现方式中，电流生成单元包括启动子单元、电流生成子单元和电流镜像子单元，启动子单元通过电流生成单元与电流镜像子单元电连接，电流镜像子单元的第一端分别与第一晶体单元的输入端、第二晶体单元的输入端以及第一电阻的第一端电连接；
[0027]启动子单元，用于启动电流生成子单元；
[0028]电流生成子单元，用于在启动后，生成目标电流；
[0029]电流镜像子单元，用于将目标电流镜像至第一电阻、第一晶体单元以及第二晶体单元上。
[0030]本申请实施例提供了一种带隙基准电路，相比于现有技术通过在第一电阻上生成的PATA电压以及在与第一电阻串联的二极管上生成的CATA电压得到带隙基准电压；本申请通过设置第一晶体单元和第二晶体单元实现了分压，使得第二晶体单元上产生的随温度变化会降低的第二电压(也即CTAT电压)得以减小，以使CTAT电压随温度变化后降低的幅度减小，由于带隙基准电路是通过PTAT电压随温度变化升高的电压来补偿CTAT电压随温度变化降低的电压，从而输出一个随温度变化基本不变的固定电压值，这样，第一电阻上产生的第一电压(也即PTAT电压)的需求降低，所以带隙基准电路中就不需要设置面积较大(量级大)的第一电阻，且第一晶体单元和第二晶体单元的面积均较小，从而达到减小了带隙基准电路整体占用空间的技术效果。
附图说明
[0031]图1是本申请一示例性实施例示出的一种带隙基准电路的结构示意图；
[0032]图2是本申请一示例性实施例示出的一种第一晶体单元的结构示意图；
[0033]图3是本申请一示例性实施例示出的一种第一场效应管的结构示意图；
[0034]图4是本申请一示例性实施例示出的另一种第一晶体单元的结构示意图；
[0035]图5是本申请一示例性实施例示出的一种第二晶体单元的结构示意图；
[0036]图6是本申请一示例性实施例示出的另一种带隙基准电路的结构示意图；
[0037]图7是本申请一示例性实施例示出的一种电流生成单元的结构示意图；
[0038]图8是本申请一示例性实施例示出的一种电流镜像子单元的结构示意图；
[0039]图9是本申请一示例性实施例示出的一种启动子单元的结构示意图；
[0040]图10是本申请一示例性实施例示出的一种电流生成子单元的结构示意图；
[0041]图11是本申请一示例性实施例示出的再一种带隙基准电路的结构示意图；
[0042]图12是本申请一示例性实施例示出的又一种带隙基准电路的结构示意图；
[0043]图13是本申请一示例性实施例示出的又一种电流生成子单元的结构示意图；
[0044]图14是本申请一示例性实施例示出的再一种电流生成子单元的结构示意图；
[0045]图15是本申请一示例性实施例示出的另一种电流生成子单元的结构示意图；
[0046]图16是本申本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种带隙基准电路，其特征在于，包括：电流生成单元、第一电阻、第一晶体单元、第二晶体单元；所述电流生成单元的第一端分别与所述第一晶体单元的输入端以及第一电阻的第一端电连接，所述第一晶体单元的输出端和所述第二晶体单元的输入端之间的公共端与所述第一电阻的第二端电连接；所述电流生成单元的第二端与电源端电连接；所述电流生成单元的第三端以及所述第二晶体单元的输出端接地；所述电流生成单元，用于基于所述电源端的电流，生成目标电流；所述电流生成单元，还用于将所述目标电流输入至所述第一电阻，以在所述第一电阻上生成第一电压，以及，将所述目标电流输入至所述第二晶体单元，以在第二晶体单元上生成第二电压，所述带隙基准电路基于所述第一电压和所述第二电压生成带隙基准电压。2.根据权利要求1所述的带隙基准电路，其特征在于，所述第一晶体单元包括第一场效应管；所述第一场效应管的源极与所述电流生成单元的第一端电连接，所述第一场效应管的栅极、所述第一场效应管的漏极和所述第二晶体单元的输入端的公共端与所述第一电阻的第二端电连接。3.根据权利要求2所述的带隙基准电路，其特征在于，所述第一场效应管为第一PMOS管；所述第一PMOS管的源极与所述电流生成单元的第一端电连接，所述第一PMOS管的栅极、所述第一PMOS管的漏极和所述第二晶体单元的输入端的公共端与所述第一电阻的第二端电连接。4.根据权利要求2所述的带隙基准电路，其特征在于，所述第一晶体单元包括两个所述第一场效应管，两个所述第一场效应管为第二PMOS管和第三PMOS管；所述第二PMOS管的源极与所述电流生成单元的第一端电连接，所述第二PMOS管的栅极和所述第一PMOS管的漏极的公共端与所述第三PMOS管的源极电连接；所述第三PMOS管的栅极、所述第三PMOS管的漏极和所述第二晶体单元的输入端的公共端与所述第一电阻的第二端电连接。5.根据权利要求3或4所述的带隙基准电路...

【专利技术属性】
技术研发人员：柴军营，
申请(专利权)人：武汉泽声微电子有限公司，
类型：发明
国别省市：