模块复位电路、复位模组和片上系统芯片复位架构技术方案

本公开提供了一种模块复位电路、复位模组和片上系统芯片复位架构，涉及芯片技术领域。其中，模块复位电路包括：信号接收单元，用于输出对应的触发信号；第一信号生成单元，与信号接收单元电连接，用于基于触发信号生成空闲Idle信号，Idle信号用于配置出关闭信号，以关闭异常时序器件的时钟信号以及与异常时序器件的时钟信号处于同一个时钟域内的其它时钟信号；第二信号生成单元，用于基于触发信号生成复位使能信号；运算单元，用于基于复位使能信号生成基于功能模块的复位信号，以对异常时序器件进行复位。通过本公开的技术方案，在异常处理时能够减少复位模块的数量，并较精确的复位出现异常的模块，进而有利于降低复位操作对SOC芯片性能的影响。对SOC芯片性能的影响。对SOC芯片性能的影响。

【技术实现步骤摘要】
模块复位电路、复位模组和片上系统芯片复位架构


[0001]本公开涉及芯片
，尤其涉及一种模块复位电路、复位模组和片上系统芯片复位架构。

技术介绍

[0002]为了处理运行过程中的各种异常事件，相关技术中，SOC芯片采用基于全局的复位机制或基于时钟域的复位机制实现对芯片中时序器件的复位，而基于以上的复位机制，当异常发生时，由于很难确定清晰的复位边界，使得固件在芯片运行过程中很难干净的处理异常事件，因此需要复位整个芯片，导致异常处理的效率较低，以及异常处理机制的应用场景的受限。
[0003]需要说明的是，在上述
技术介绍
部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

技术实现思路

[0004]本公开的目的在于提供一种模块复位电路、装置、存储设备和计算机片上系统芯片复位架构，至少在一定程度上克服相关技术中异常处理的效率较低以及异常处理机制的应用场景的问题。
[0005]本公开的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本公开的实践而习得。
[0006]根据本公开的一个方面，提供一种模块复位电路，包括：信号接收单元，用于接收对功能模块中的异常时序器件的复位配置信号，并输出对应的触发信号；第一信号生成单元，与所述信号接收单元电连接，用于基于所述触发信号生成空闲Idle信号，所述Idle信号用于配置出关闭信号，所述关闭信号用于关闭所述异常时序器件的时钟信号以及与所述异常时序器件的时钟信号处于同一个时钟域内的其它时钟信号；第二信号生成单元，与所述信号接收单元电连接，用于基于所述触发信号生成复位使能信号；运算单元，与所述第二信号生成单元电连接，用于基于所述复位使能信号进行运算，基于运算结果生成基于功能模块的复位信号，所述基于功能模块的复位信号用于对所述功能模块中的异常时序器件进行复位。
[0007]在本公开的一个实施例中，所述信号接收单元包括：同步脉冲发生器，用于接收所述复位配置信号，并将所述复位配置信号配置为同步脉冲；计数器，与所述同步脉冲发生器电连接，用于基于所述同步脉冲进行计数，并在计数数值达到阈值时，输出所述触发信号。
[0008]在本公开的一个实施例中，所述第一信号生成单元包括Idle信号生成器，所述Idle信号生成器与所述计数器电连接，用于基于所述触发信号输出所述Idle信号，其中，所述关闭信号在所述Idle信号处于高电平状态时配置。
[0009]在本公开的一个实施例中，所述第二信号生成单元包括复位信号生成器，所述复位信号生成器与所述计数器电连接，用于基于所述触发信号输出所述复位使能信号。
[0010]在本公开的一个实施例中，所述运算单元包括逻辑与门，所述逻辑与门用于对所述复位使能信号和接收到的基于时钟的复位信号进行与运算，以基于运算结果生成所述基于功能模块的复位信号，其中，所述基于功能模块的复位信号处于低电平状态时，所述异常时序器件进行复位操作。
[0011]在本公开的一个实施例中，还包括：同步复位单元，与所述复位信号生成器或所述逻辑与门电连接，用于接收所述复位使能信号和所述功能模块中其它时钟域的时钟信号，并基于所述复位使能信号和所述时钟域的时钟信号生成所述功能模块中其它时钟域的时序器件的复位信号。
[0012]在本公开的一个实施例中，所述复位配置信号包括第一复位配置信号和第二复位配置信号，所述第一复位配置信号用于复位逻辑触发器和可配置触发器；所述第二复位配置信号用于复位所述逻辑触发器。
[0013]根据本公开的另一个方面，提供一种复位模组，包括：如上述任一项实施例所述的模块复位电路，所述模块复位电路包括第一信号生成单元，所述第一信号生成单元用于生成空闲Idle信号；时钟与复位管理模块，与所述模块复位电路电连接，用于接收所述Idle信号，并基于所述Idle信号生成关闭信号，所述关闭信号用于关闭所述异常时序器件的时钟信号。
[0014]在本公开的一个实施例中，所述时钟与复位管理模块还用于：向所述模块复位电路输入基于时钟的复位信号；所述模块复位电路还包括运算单元，所述运算单元包括逻辑与门，所述逻辑与门用于对所述复位使能信号和接收到的基于时钟的复位信号进行与运算，以基于运算结果生成基于模块的复位信号，其中，所述基于模块的复位信号处于低电平状态时，所述异常时序器件进行复位操作。
[0015]根据本公开的再一个方面，提供一种片上系统芯片复位架构，包括：总线；多个处理器，与所述系统总线电连接；如上述实施例所述的复位模组，通过所述系统总线与所述多个处理器电连接。
[0016]在本公开的一个实施例中，总线超时保护模块，设置在所述系统总线上，并与功能模块电连接，所述总线超时保护模块用于在预设时长内未接收到所述功能模块的响应时，生成假响应信号，并将所述假响应信号发送至所述处理器。
[0017]在本公开的一个实施例中，所述总线包括AHB总线和AXI总线；所述总线超时保护模块包括AHB总线超时保护模块和AXI总线超时保护模块。
[0018]本公开的实施例所提供的地址映射表的处理方案，通过设置模块级的复位电路，生成输入到时序器件的复位使能信号，以基于模块级的复位电路执行模块级的复位机制，基于模块级的复位机制，能够单独复位模块中的异常时序器件，与传统的基于时钟的复位机制相比，在异常处理时能够减少复位模块的数量，并较精确的复位出现异常的模块，进而有利于降低复位操作对SOC芯片性能的影响。
[0019]另外，通过设置模块复位电路，通过基于Idle信号配置关闭信号，即在模块级复位信号跳变过程中关掉和本功能模块时钟同步的所有时钟信号，有利于解决同步时钟域中由于部分电路的异步复位导致的异步沿传递的问题，从而不会对复杂SOC芯片的时序收敛造成负面影响。
[0020]应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不
能限制本公开。
附图说明
[0021]此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0022]图1示出本公开实施例中一种片上系统芯片的架构示意图；
[0023]图2示出本公开实施例中一种模块复位电路的示意框图；
[0024]图3示出本公开实施例中一种模块复位电路的电路示意图；
[0025]图4示出本公开实施例的模块复位电路中的时序信号图；
[0026]图5示出本公开实施例中一种复位模组的示意图；
[0027]图6示出本公开实施例中一种复位模组的电路示意图；
[0028]图7示出本公开实施例中一种片上系统芯片的复位架构示意图。
具体实施方式
[0029]现在将参考附图更全面地描述示例实施方式。然而，示例实施方式能够以多种形式实施，且本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种模块复位电路，其特征在于，包括：信号接收单元，用于接收对功能模块中的异常时序器件的复位配置信号，并输出对应的触发信号；第一信号生成单元，与所述信号接收单元电连接，用于基于所述触发信号生成空闲Idle信号，所述Idle信号用于配置出关闭信号，所述关闭信号用于关闭所述异常时序器件的时钟信号以及与所述异常时序器件的时钟信号处于同一个时钟域内的其它时钟信号；第二信号生成单元，与所述信号接收单元电连接，用于基于所述触发信号生成复位使能信号；运算单元，与所述第二信号生成单元电连接，用于基于所述复位使能信号进行运算，基于运算结果生成基于功能模块的复位信号，所述基于功能模块的复位信号用于对所述功能模块中的异常时序器件进行复位。2.根据权利要求1所述的模块复位电路，其特征在于，所述信号接收单元包括：同步脉冲发生器，用于接收所述复位配置信号，并将所述复位配置信号配置为同步脉冲；计数器，与所述同步脉冲发生器电连接，用于基于所述同步脉冲进行计数，并在计数数值达到阈值时，输出所述触发信号。3.根据权利要求2所述的模块复位电路，其特征在于，所述第一信号生成单元包括Idle信号生成器，所述Idle信号生成器与所述计数器电连接，用于基于所述触发信号输出所述Idle信号，其中，所述关闭信号在所述Idle信号处于高电平状态时配置。4.根据权利要求2所述的模块复位电路，其特征在于，所述第二信号生成单元包括复位信号生成器，所述复位信号生成器与所述计数器电连接，用于基于所述触发信号输出所述复位使能信号。5.根据权利要求4所述的模块复位电路，其特征在于，所述运算单元包括逻辑与门，所述逻辑与门用于对所述复位使能信号和接收到的基于时钟的复位信号进行与运算，以基于运算结果生成所述基于功能模块的...

【专利技术属性】
技术研发人员：陈志凯，
申请(专利权)人：北京特纳飞电子技术有限公司，
类型：发明
国别省市：