存储芯片、电子设备及存储系统技术方案

本申请提供一种存储芯片、电子设备及存储系统。该存储芯片包括：缓存器件、多个第一类型接口和至少一个第二类型接口；其中，缓存器件用于缓存数据；多个第一类型接口设置在所述缓存器件上；至少一个第二类型接口设置在所述缓存器件上；其中，所述多个第一类型接口中的至少部分用于与多个处理器组件连接，所述至少一个第二类型接口用于与至少一个内存连接。该存储芯片可以作为多个所述处理器组件的共享缓存，以使多个处理器组件能够通过访问该存储芯片以实现数据的共享，大大提高了获取数据的速度，避免了访问内存所需的延迟较大的问题。避免了访问内存所需的延迟较大的问题。避免了访问内存所需的延迟较大的问题。

【技术实现步骤摘要】
存储芯片、电子设备及存储系统


[0001]本专利技术涉及半导体
，尤其涉及一种存储芯片、电子设备及存储系统。

技术介绍

[0002]当计算机系统由多个处理器组件组成时，每个处理器组件各自拥有独立的三级缓存(Cache)：L1 Cache、L2 Cache、L3 Cache，且各自的Cache不共享；多个处理器组件具体通过共享内存的多路互联技术实现数据的共享。然而，多个处理器组件同时访问内存时存在大量的竞争与仲裁，降低了数据获取的速率，访问内存所需的延迟较大。

技术实现思路

[0003]本申请提供的存储芯片、电子设备及存储系统，旨在解决多个处理器组件同时访问内存时存在大量的竞争与仲裁，降低了数据获取的速率，访问内存所需的延迟较大的问题。
[0004]为解决上述技术问题，本申请采用的一个技术方案是：提供一种存储芯片。该存储芯片包括：缓存器件、多个第一类型接口和至少一个第二类型接口；其中，缓存器件用于缓存数据；多个第一类型接口设置在所述缓存器件上；至少一个第二类型接口设置在所述缓存器件上；其中，所述多个第一类型接口中的至少部分用于与多个处理器组件连接，所述至少一个第二类型接口用于与至少一个内存连接。
[0005]在一具体实施例中，所述缓存器件包括：逻辑组件与缓存组件，所述逻辑组件与所述缓存组件层叠设置且键合连接；所述逻辑组件，包括所述第一类型接口和所述第二类型接口，所述逻辑组件通过所述第一类型接口用于与所述多个处理器组件连接，接收所述多个处理器组件的数据访问请求，并基于所述数据访问请求控制所述多个处理器组件之间的数据的一致性；所述缓存组件，与所述逻辑组件连接，用于缓存数据。
[0006]在一具体实施例中，所述逻辑组件包括：器件控制和I/O管理模块，用于管理控制从所述第一类型接口接收的所述多个处理器组件的数据访问请求，并对所述缓存器件进行控制管理；其中，所述数据访问请求包括访问的缓存行的地址信息；状态信息缓存模块，用于缓存所述缓存器件中的缓存行的状态信息；状态管理模块，与所述器件控制和I/O管理模块和所述状态信息缓存模块连接，以基于所述多个处理器组件的访问的缓存行的地址信息确定对应缓存行的状态信息，并使所述器件控制和I/O管理模块基于对应缓存行的状态信息对所述缓存器件中的缓存行进行控制管理。
[0007]在一具体实施例中，所述缓存组件连接所述器件控制和I/O管理模块，以基于所述器件控制和I/O管理模块的控制指令执行数据的读写任务。
[0008]在一具体实施例中，所述状态管理模块采用缓存一致性协议。
[0009]在一具体实施例中，所述逻辑组件包括第一键合区域；所述第一键合区域与所述器件控制和I/O管理模块、所述状态信息缓存模块以及所述状态管理模块连接；所述缓存组件包括第二键合区域；所述逻辑组件与所述缓存组件通过所述第一键合区域和所述第二键
合区域三维异质集成键合连接。
[0010]在一具体实施例中，所述缓存组件的数量为多个，多个所述缓存组件三维异质集成键合于所述逻辑组件的一侧。
[0011]在一具体实施例中，所述缓存组件为静态随机存取存储器和/或动态随机存取存储器。
[0012]在一具体实施例中，所述第一类型接口采用CXL接口协议。
[0013]为解决上述技术问题，本申请采用的另一个技术方案是：提供一种电子设备。该电子设备包括上述所涉及的存储芯片。
[0014]为解决上述技术问题，本申请采用的又一个技术方案是：提供一种存储系统。该存储系统包括：多个处理器组件和存储芯片，存储芯片与所述多个处理器组件连接；所述存储芯片为上述所涉及的存储芯片。
[0015]本申请实施例的有益效果，区别于现有技术：本申请实施例提供的存储芯片、电子设备及存储系统，该存储芯片包括缓存器件、多个第一类型接口和至少一个第二类型接口，以通过缓存器件缓存数据。同时，通过将多个第一类型接口设置在缓存器件上，以使多个第一类型接口中的至少部分用于与多个处理器组件连接；将至少一个第二类型接口设置在缓存器件上，以通过至少一个第二类型接口用于与至少一个内存连接，从而使该存储芯片作为多个处理器组件的共享缓存，以使多个处理器组件可以通过访问该存储芯片以实现数据的共享；相比于多个处理器组件通过共享内存实现数据的共享的方案，大大提高了获取数据的速度，避免了访问内存所需的延迟较大的问题。
附图说明
[0016]为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
[0017]图1为本申请一实施例提供的存储系统的结构示意图；
[0018]图2为本申请一实施例提供的存储芯片的结构简图；
[0019]图3为本申请一实施例提供的缓存器件的结构示意图；
[0020]图4为本申请一实施例提供的缓存器件的平面示意图；
[0021]图5为本申请一实施例提供的电子设备的结构示意图。
[0022]附图标记说明
[0023]存储芯片1；缓存器件11；逻辑组件111；器件控制和I/O管理模块1111；状态信息缓存模块1112；状态管理模块1113；缓存组件112；第一类型接口12；第二类型接口13；处理器组件2；内存3。
具体实施方式
[0024]下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他
实施例，都属于本申请保护的范围。
[0025]本申请中的术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”、“第三”的特征可以明示或者隐含地包括至少一个该特征。本申请的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。本申请实施例中所有方向性指示(诸如上、下、左、右、前、后
……
)仅用于解释在某一特定姿态(如附图所示)下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。此外，术语“包括”和“具有”以及它们任何变形，意图在于覆盖不排他的包含。例如包含了一系列步骤或单元的过程、方法、系统、产品或设备没有限定于已列出的步骤或单元，而是可选地还包括没有列出的步骤或单元，或可选地还包括对于这些过程、方法、产品或设备固有的其它步骤或单元。
[0026]在本文中提及“实施例”意味着，结合实施例描述的特定特征、结构或特性可以包含在本申请的至少一个实施例中。在说明书中的各个位置出现该短语并不一定均是指相同的实施例，也不是与其它实施例互斥的独立的或备选的实施例。本领域技术人员显式地和隐式地理本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种存储芯片，其特征在于，包括：缓存器件，用于缓存数据；多个第一类型接口，设置在所述缓存器件上；至少一个第二类型接口，设置在所述缓存器件上；其中，所述多个第一类型接口中的至少部分用于与多个处理器组件连接，所述至少一个第二类型接口用于与至少一个内存连接。2.根据权利要求1所述的存储芯片，其特征在于，所述缓存器件包括：逻辑组件与缓存组件，所述逻辑组件与所述缓存组件层叠设置且键合连接；所述逻辑组件包括所述第一类型接口和所述第二类型接口，所述逻辑组件通过所述第一类型接口与所述多个处理器组件连接，接收所述多个处理器组件的数据访问请求，并基于所述数据访问请求控制所述多个处理器组件之间的数据的一致性；所述缓存组件用于缓存数据。3.根据权利要求2所述的存储芯片，其特征在于，所述逻辑组件包括：器件控制和I/O管理模块，用于管理控制从所述第一类型接口接收的所述多个处理器组件的数据访问请求，并对所述缓存器件进行控制管理；其中，所述数据访问请求包括访问的缓存行的地址信息；状态信息缓存模块，用于缓存所述缓存器件中的缓存行的状态信息；状态管理模块，与所述器件控制和I/O管理模块和所述状态信息缓存模块连接，以基于所述多个处理器组件的访问的缓存行的地址信息确定对应缓存行的状态信息，并使所述器件控制和I/O管理模块基于对应缓存行的状态信息对所述缓存器件中的缓存行进行控制管理。4.根据权利要求3所述的存储芯片，其特征在...

【专利技术属性】
技术研发人员：左丰国，周骏，顾帅，
申请(专利权)人：西安紫光国芯半导体有限公司，
类型：发明
国别省市：