用于DC-DC变换器的控制逻辑电路和DC-DC变换器制造技术

本公开的实施例提供一种用于DC

【技术实现步骤摘要】
用于DC
‑
DC变换器的控制逻辑电路和DC
‑
DC变换器


[0001]本公开的实施例涉及集成电路
，具体地，涉及用于DC
‑
DC变换器的控制逻辑电路和DC
‑
DC变换器。

技术介绍

[0002]随着集成电路产业的飞速发展与模拟集成电路市场的日趋扩大，DC
‑
DC(直流转直流)变换器也得到了广泛的关注和快速发展。DC
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DC变换器作为一种高效率的开关电源技术，具有动态响应快、控制简单、可直接控制输出电流等优点。DC
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DC变换器中的功率管和续流管交替导通，以控制DC
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DC变换器中的电感器的充电和放电，从而实现DC
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DC变换器的稳定输出。DC
‑
DC变换器中可设置有电流检测电路。当流经电感器的电感电流过大时，可通过控制功率管和续流管来停止对电感器充电。在电感电流下降至谷值限流值时允许再次对电感器进行充电。

技术实现思路

[0003]本文中描述的实施例提供了一种用于DC
‑
DC变换器的控制逻辑电路和DC
‑
DC变换器。
[0004]根据本公开的第一方面，提供了一种用于DC
‑
DC变换器的控制逻辑电路。该控制逻辑电路包括：触发控制电路、第一触发电路、以及第二触发电路。其中，触发控制电路被配置为：根据DC
‑
DC变换器的PWM信号、DC
‑
DC变换器的谷值限流指示信号以及来自时钟信号端的时钟信号生成触发控制信号，并经由第一节点向第一触发电路和第二触发电路提供触发控制信号。其中，在时钟信号处于有效电平时触发控制信号处于无效电平。第一触发电路被配置为：根据触发控制信号和时钟信号生成续流管导通触发信号，并从第一触发电路的输出端输出续流管导通触发信号。第二触发电路被配置为：根据触发控制信号和时钟信号生成功率管导通触发信号，并从第二触发电路的输出端输出功率管导通触发信号。其中，功率管导通触发信号与续流管导通触发信号互为反相信号。
[0005]在本公开的一些实施例中，控制逻辑电路还包括：时钟前沿延迟电路。其中，时钟前沿延迟电路被配置为：延迟时钟信号的下降沿以生成时钟前沿延迟信号，并从时钟前沿延迟电路的输出端向第一触发电路和第二触发电路输出时钟前沿延迟信号。其中，时钟前沿延迟信号的周期与时钟信号的周期相等。
[0006]在本公开的一些实施例中，触发控制电路包括：与非门，以及第一反相器。其中，与非门的第一输入端被提供PWM信号。与非门的第二输入端耦接第一反相器的输出端。与非门的第三输入端耦接时钟信号端。与非门的输出端耦接第一节点。第一反相器的输入端被提供谷值限流指示信号。
[0007]在本公开的一些实施例中，第一触发电路包括：第一RS触发器。其中，第一RS触发器的置位端耦接时钟信号端。第一RS触发器的复位端耦接第一节点。第一RS触发器的输出端作为第一触发电路的输出端。其中，触发第一RS触发器的有效电平是低电平。
[0008]在本公开的一些实施例中，第一触发电路包括：第一RS触发器。其中，第一RS触发器的置位端耦接时钟前沿延迟电路的输出端。第一RS触发器的复位端耦接第一节点。第一RS触发器的输出端作为第一触发电路的输出端。其中，触发第一RS触发器的有效电平是低电平。
[0009]在本公开的一些实施例中，第二触发电路包括：第二RS触发器。其中，第二RS触发器的置位端耦接第一节点。第二RS触发器的复位端耦接时钟信号端。第二RS触发器的输出端作为第二触发电路的输出端。其中，触发第二RS触发器的有效电平是低电平。
[0010]在本公开的一些实施例中，第二触发电路包括：第二RS触发器。其中，第二RS触发器的置位端耦接第一节点。第二RS触发器的复位端耦接时钟前沿延迟电路的输出端。第二RS触发器的输出端作为第二触发电路的输出端。其中，触发第二RS触发器的有效电平是低电平。
[0011]根据本公开的第二方面，提供了一种用于DC
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DC变换器的控制逻辑电路。该控制逻辑电路包括：与非门、第一反相器、第一RS触发器、以及第二RS触发器。其中，与非门的第一输入端被提供DC
‑
DC变换器的PWM信号。与非门的第二输入端耦接第一反相器的输出端。与非门的第三输入端耦接时钟信号端。与非门的输出端耦接第一RS触发器的复位端和第二RS触发器的置位端。第一反相器的输入端被提供DC
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DC变换器的谷值限流指示信号。第一RS触发器的置位端耦接时钟信号端。从第一RS触发器的输出端输出续流管导通触发信号。触发第一RS触发器的有效电平是低电平。第二RS触发器的复位端耦接时钟信号端。从第二RS触发器的输出端输出功率管导通触发信号。触发第二RS触发器的有效电平是低电平。
[0012]在本公开的一些实施例中，控制逻辑电路还包括：时钟前沿延迟电路。其中，时钟前沿延迟电路的输入端耦接时钟信号端。时钟前沿延迟电路的输出端耦接第一RS触发器的置位端和第二RS触发器的复位端。时钟前沿延迟电路被配置为：延迟时钟信号的下降沿以生成时钟前沿延迟信号，并从时钟前沿延迟电路的输出端输出时钟前沿延迟信号。其中，时钟前沿延迟信号的周期与时钟信号的周期相等。
[0013]根据本公开的第三方面，提供了一种DC
‑
DC变换器，包括：根据本公开的第一方面或第二方面所述的控制逻辑电路。
[0014]在本公开的一些实施例中，该DC
‑
DC变换器是升压变换器(boost)。
附图说明
[0015]为了更清楚地说明本公开的实施例的技术方案，下面将对实施例的附图进行简要说明，应当知道，以下描述的附图仅仅涉及本公开的一些实施例，而非对本公开的限制，其中：
[0016]图1是一种DC
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DC变换器的示例性电路图；
[0017]图2是用于图1所示的DC
‑
DC变换器的一些信号的时序图；
[0018]图3是根据本公开的实施例的DC
‑
DC变换器的示例性电路图；
[0019]图4是用于图3所示的DC
‑
DC变换器的一些信号的时序图；
[0020]图5是根据本公开的实施例的DC
‑
DC变换器的另一示例性电路图；以及
[0021]图6是用于图5所示的DC
‑
DC变换器的一些信号的时序图。
[0022]在附图中，最后两位数字相同的标记对应于相同的元素。需要注意的是，附图中的
元素是示意性的，没有按比例绘制。
具体实施方式
[0023]为了使本公开的实施例的目的、技术方案和优点更加清楚，下面将结合附图，对本公开的实施例的技术方案进行清楚、完整的描述。显然，所描述的实施例是本公开的一部分实施例，而不是全部的实施例。基于所描述本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种用于DC
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DC变换器的控制逻辑电路，包括：触发控制电路、第一触发电路、以及第二触发电路，其中，所述触发控制电路被配置为：根据所述DC
‑
DC变换器的PWM信号、所述DC
‑
DC变换器的谷值限流指示信号以及来自时钟信号端的时钟信号生成触发控制信号，并经由第一节点向所述第一触发电路和所述第二触发电路提供所述触发控制信号，其中，在所述时钟信号处于有效电平时所述触发控制信号处于无效电平；所述第一触发电路被配置为：根据所述触发控制信号和所述时钟信号生成续流管导通触发信号，并从所述第一触发电路的输出端输出所述续流管导通触发信号；所述第二触发电路被配置为：根据所述触发控制信号和所述时钟信号生成功率管导通触发信号，并从所述第二触发电路的输出端输出所述功率管导通触发信号，其中，所述功率管导通触发信号与所述续流管导通触发信号互为反相信号。2.根据权利要求1所述的控制逻辑电路，还包括：时钟前沿延迟电路，其中，所述时钟前沿延迟电路被配置为：延迟所述时钟信号的下降沿以生成时钟前沿延迟信号，并从所述时钟前沿延迟电路的输出端向所述第一触发电路和所述第二触发电路输出所述时钟前沿延迟信号；其中，所述时钟前沿延迟信号的周期与所述时钟信号的周期相等。3.根据权利要求1或2所述的控制逻辑电路，其中，所述触发控制电路包括：与非门，以及第一反相器，其中，所述与非门的第一输入端被提供所述PWM信号，所述与非门的第二输入端耦接所述第一反相器的输出端，所述与非门的第三输入端耦接所述时钟信号端，所述与非门的输出端耦接所述第一节点；所述第一反相器的输入端被提供所述谷值限流指示信号。4.根据权利要求1所述的控制逻辑电路，其中，所述第一触发电路包括：第一RS触发器，其中，所述第一RS触发器的置位端耦接所述时钟信号端，所述第一RS触发器的复位端耦接所述第一节点，所述第一RS触发器的输出端作为所述第一触发电路的所述输出端；其中，触发所述第一RS触发器的有效电平是低电平。5.根据权利要求2所述的控制逻辑电路，其中，所述第一触发电路包括：第一RS触发器，其中，所述第一RS触发器的置位端耦接所述时钟前沿延迟电路的所述输出端，所述第一RS触发器的复位端耦接所述第一节点，所述第一RS触发器的输出端作为所述第一触发电路...

【专利技术属性】
技术研发人员：刘阳，于翔，
申请(专利权)人：骏盈半导体上海有限公司，
类型：发明
国别省市：