正交相移键控调制系统和方法技术方案

本申请实施例公开了一种正交相移键控QPSK调制系统和方法，用于解决现有QPSK调制系统在高速或超高速通信场景下，硬件功耗增加以及实现难度较大的问题。其中，QPSK调制系统包括FPGA和与FPGA连接的IQ调制器，FPGA包括高速串行收发器。FPGA用于产生数字基带码元信号后，根据数字基带码元信号，通过高速串行收发器产生I路模拟基带码元信号和Q路模拟基带码元信号，并向IQ调制器串行发送I路模拟基带码元信号和Q路模拟基带码元信号；IQ调制器用于接收I路模拟基带码元信号和Q路模拟基带码元信号，对I路模拟基带码元信号和Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号。获得QPSK调制信号。获得QPSK调制信号。

【技术实现步骤摘要】
正交相移键控调制系统和方法


[0001]本申请属于通信
，尤其涉及一种正交相移键控(Quadrature Phase Shift Keying，QPSK)调制系统、方法及计算机可读存储介质。

技术介绍

[0002]目前，常规的QPSK调制系统通常包括现场可编程门阵列(Field Programmable Gate Array，FPGA)和数字模拟转换器(Digital to analog converter，DAC)。其中，FPGA用于产生数字基带码元信号，并对数字基带码元信号进行调制，获得调制后的数字信号；DAC用于将FPGA输出的调制后的数字信号进行数模转换，输出QPSK调制模拟信号。
[0003]现有的QPSK调制系统，在低速通信场景下效果较好。但是，在高速或者超高速通信场景下，调制系统的硬件功耗会增加，并且，硬件设计复杂，选型困难，实现难度较大。

技术实现思路

[0004]本申请实施例提供一种QPSK调制系统、方法及计算机可读存储介质，可以解决现有QPSK调制系统在高速或超高速通信场景下，硬件功耗增加以及实现难度较大的问题。
[0005]第一方面，本申请实施例提供一种QPSK调制系统，该系统包括FPGA和与FPGA连接的IQ调制器，FPGA包括高速串行收发器：
[0006]其中，FPGA用于产生数字基带码元信号后，根据数字基带码元信号，通过高速串行收发器产生I路模拟基带码元信号和Q路模拟基带码元信号，并向IQ调制器串行发送I路模拟基带码元信号和Q路模拟基带码元信号；
[0007]IQ调制器用于接收I路模拟基带码元信号和Q路模拟基带码元信号，对I路模拟基带码元信号和Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号。
[0008]由上述技术方案可见，本申请实施例在FPGA产生数字基带码元信号之后，通过FPGA内部的高速串行收发器作为模拟基带码元信号的发射源，向IQ调制器串行发送I路和Q路的模拟码元信号，不用再使用DAC进行数模转换，即系统架构去除了DAC，并且高速串行收发器的传输速率可以满足高速或超高速通信场景的通信码率需求，进而降低了系统硬件功耗，易于硬件实现。
[0009]在第一方面的一种可能的实现方式中，FPGA包括逻辑单元、锁相环、第一高速串行收发器和第二高速串行收发器；
[0010]锁相环分别与逻辑单元、第一高速串行收发器和第二高速串行收发器连接；逻辑单元分别与第一高速串行收发器和第二高速串行收发器连接；
[0011]锁相环用于根据外部时钟信号，输出目标时钟信号；
[0012]逻辑单元用于根据目标时钟信号，产生数字基带码元信号；
[0013]第一高速串行收发器用于在目标时钟信号和数字基带码元信号的作用下，串行发射I路模拟基带码元信号；
[0014]第二高速串行收发器用于在目标时钟信号和数字基带码元信号的作用下，串行发
射Q路模拟基带码元信号；
[0015]高速串行收发器包括第一高速串行收发器和第二高速串行收发器。
[0016]在第一方面的一种可能的实现方式中，第一高速串行收发器和第二高速串行收发器均为GTX收发器。
[0017]在第一方面的一种可能的实现方式中，IQ调制器具体用于基于本地振荡器LO，对I路模拟基带码元信号和Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号。
[0018]第二方面，本申请实施例提供一种正交相移键控QPSK调制方法，应用于QPSK调制系统，系统包括FPGA和与FPGA连接的IQ调制器，FPGA包括高速串行收发器；该方法包括：
[0019]FPGA产生数字基带码元信号后，根据数字基带码元信号，通过高速串行收发器产生I路模拟基带码元信号和Q路模拟基带码元信号，并向IQ调制器串行发送I路模拟基带码元信号和Q路模拟基带码元信号，FPGA包括高速串行收发器；
[0020]IQ调制器接收I路模拟基带码元信号和Q路模拟基带码元信号后，对I路模拟基带码元信号和Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号。
[0021]在第二方面的一种可能的实现方式中，FPGA包括逻辑单元、锁相环、第一高速串行收发器和第二高速串行收发器；锁相环分别与逻辑单元、第一高速串行收发器和第二高速串行收发器连接；逻辑单元分别与第一高速串行收发器和第二高速串行收发器连接；
[0022]根据数字基带码元信号，通过高速串行收发器产生I路模拟基带码元信号和Q路模拟基带码元信号，并向IQ调制器串行发送I路模拟基带码元信号和Q路模拟基带码元信号，包括：
[0023]锁相环根据外部时钟信号，输出目标时钟信号；
[0024]逻辑单元根据目标时钟信号，产生数字基带码元信号；
[0025]第一高速串行收发器在目标时钟信号和数字基带码元信号的作用下，向IQ调制器串行发射I路模拟基带码元信号；
[0026]第二高速串行收发器在目标时钟信号和数字基带码元信号的作用下，向IQ调制器串行发射Q路模拟基带码元信号；
[0027]高速串行收发器包括第一高速串行收发器和第二高速串行收发器。
[0028]在第二方面的一种可能的实现方式中，第一高速串行收发器和第二高速串行收发器均为GTX收发器。
[0029]在第二方面的一种可能的实现方式中，对I路模拟基带码元信号和Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号，包括：
[0030]IQ调制器基于本地振荡器LO，对I路模拟基带码元信号和Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号。
[0031]第三方面，本申请实施例提供一种正交相移键控QPSK调制方法，应用于FPGA，FPGA包括高速串行收发器，该方法包括：
[0032]上电后产生数字基带码元信号；
[0033]根据数字基带码元信号，通过高速串行收发器产生I路模拟基带码元信号和Q路模拟基带码元信号，并向IQ调制器串行发送I路模拟基带码元信号和Q路模拟基带码元信号，以指示IQ调制器对I路模拟基带码元信号和Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号。
[0034]在第二方面的一种可能的实现方式中，FPGA包括逻辑单元、锁相环、第一高速串行收发器和第二高速串行收发器；锁相环分别与逻辑单元、第一高速串行收发器和第二高速串行收发器连接；逻辑单元分别与第一高速串行收发器和第二高速串行收发器连接；
[0035]根据数字基带码元信号，通过高速串行收发器产生I路模拟基带码元信号和Q路模拟基带码元信号，并向IQ调制器串行发送I路模拟基带码元信号和Q路模拟基带码元信号，包括：
[0036]锁相环根据外部时钟信号，输出目标时钟信号；
[0037]逻辑单元根据目标时钟信号，产生数字基带码元信号；
[0038]第一高速串行收发器在目标时钟信号和数字基带码元信号的作用下，向IQ调制器串行发射I路模拟基带码元信号；
[0039]第二高速串行收发器在目标时钟信本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种正交相移键控QPSK调制系统，其特征在于，包括FPGA和与所述FPGA连接的IQ调制器，所述FPGA包括高速串行收发器：其中，所述FPGA用于产生数字基带码元信号后，根据所述数字基带码元信号，通过所述高速串行收发器产生I路模拟基带码元信号和Q路模拟基带码元信号，并向所述IQ调制器串行发送所述I路模拟基带码元信号和所述Q路模拟基带码元信号；所述IQ调制器用于接收所述I路模拟基带码元信号和所述Q路模拟基带码元信号，对所述I路模拟基带码元信号和所述Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号。2.如权利要求1所述的系统，其特征在于，所述FPGA包括逻辑单元、锁相环、第一高速串行收发器和第二高速串行收发器；所述锁相环分别与所述逻辑单元、所述第一高速串行收发器和所述第二高速串行收发器连接；所述逻辑单元分别与所述第一高速串行收发器和所述第二高速串行收发器连接；所述锁相环用于根据外部时钟信号，输出目标时钟信号；所述逻辑单元用于根据所述目标时钟信号，产生所述数字基带码元信号；所述第一高速串行收发器用于在所述目标时钟信号和所述数字基带码元信号的作用下，串行发射所述I路模拟基带码元信号；所述第二高速串行收发器用于在所述目标时钟信号和所述数字基带码元信号的作用下，串行发射所述Q路模拟基带码元信号；所述高速串行收发器包括所述第一高速串行收发器和所述第二高速串行收发器。3.如权利要求2所述的系统，其特征在于，所述第一高速串行收发器和所述第二高速串行收发器均为GTX收发器。4.如权利要求1所述的系统，其特征在于，所述IQ调制器具体用于基于本地振荡器LO，对所述I路模拟基带码元信号和所述Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号。5.一种QPSK调制方法，其特征在于，应用于QPSK调制系统，所述系统包括FPGA和与所述FPGA连接的IQ调制器，所述FPGA包括高速串行收发器；所述方法包括：所述FPGA产生数字基带码元信号后，根据所述数字基带码元信号，通过高速串行收发器产生I路模拟基带码元信号和Q路模拟基带码元信号，并向所述IQ调制器串行发送所述I路模拟基带码元信号和所述Q路模拟基带码元信号，所述FPGA包括所述高速串行收发器；所述IQ调制器接收所述I路模拟基带码元信号和所述Q路模拟基带码元信号后，对所述I路模拟基带码元信号和所述Q路模拟基带码元信号进行IQ调制，获得QPSK调制信号。6.如权利要求5所述的方法，其特征在于，所述FPGA包括逻辑单元、锁相环、第一高速串行收发器和第二高速串行收发器；所述锁相环分别与所述逻辑单元、所述第一高速串行收发器和所述第二高速串行收发器连接；所述逻辑单元分别与所述第一高速串行收发器和所述第二高...

【专利技术属性】
技术研发人员：吕游，龚高茂，赵海军，
申请(专利权)人：湖南迈克森伟电子科技有限公司，
类型：发明
国别省市：