本发明专利技术提供一种芯片测试装置及系统，适用于对芯片群组中的多个芯片进行测试。芯片测试装置包括信号接口以及测试设计电路。信号接口将来自测试设备的输入信号及多个驱动信号并列传送至每个芯片。测试设计电路通过信号接口接收来自芯片的多个输出信号，并且根据输出信号串行输出测试数据至测试设备。号串行输出测试数据至测试设备。号串行输出测试数据至测试设备。
【技术实现步骤摘要】
芯片测试装置及系统
[0001]本专利技术涉及一种芯片测试装置及系统，尤其涉及一种使用于晶圆针测(Chip probing，CP)阶段的芯片测试装置及系统。
技术介绍
[0002]随着制程技术的不断进步与应用上的开发，内存产品的容量也在不断的往上提升，相对而言每颗内存芯片所需要的测试成本也会随之增加。因此，如何降低内存芯片的测试成本成为日益重要的课题。
[0003]为了降低测试成本，目前的内存测试大部分是将测试制具上的测试通道(channel)分配给多个芯片来使用，以增加并列测试的芯片数目来减少测试时间。然而，在目前的做法上，在测试制具上至少都要针对每个芯片保留一个探针(probing pin)来连接芯片的输入输出脚位(IO pin)，以传送每个芯片的测试结果，并且测试制具的探针数目也需要符合一起并列测试的芯片的测试脚位数目，因此对于并列测试的芯片数目的增加造成了限制，从而无法进一步降低测试成本。
技术实现思路
[0004]本专利技术提供一种芯片测试装置及系统，通过共享测试接口的方式来增加并列测试的芯片数目。
[0005]本专利技术的芯片测试装置适用于对芯片群组中的多个芯片进行测试。芯片测试装置包括信号接口以及测试设计电路。信号接口耦接芯片群组中的芯片。信号接口将来自测试设备的输入信号及多个驱动信号并列传送至每个芯片。测试设计电路耦接信号接口。测试设计电路通过信号接口接收来自芯片的多个输出信号，并且根据输出信号串行输出测试数据至测试设备。
[0006]本专利技术的测试装置系统包括具有多个芯片的芯片群组、测试设备以及上述的芯片测试装置。芯片测试装置耦接芯片群组以及测试设备。芯片测试装置对芯片群组中的芯片进行测试。
[0007]基于上述，本专利技术的芯片测试装置及系统不仅能透使每个待测芯片的驱动脚位共享同一个驱动接垫，还能够使每个待测芯片的输入输出脚位共享同一个输入输出接垫。因此，本专利技术的芯片测试装置及系统不需要针对每个芯片的输入输出脚位都保留一个探针来进行测试，一起并列测试的芯片数目也不用受限于测试制具的探针数目，从而可轻易增加并列测试的芯片数目，达到降低内存芯片的测试成本的效果。
附图说明
[0008]图1示出本专利技术一实施例的芯片测试系统的概要示意图；
[0009]图2示出本专利技术一实施例的芯片测试装置的电路示意图；
[0010]图3示出本专利技术一实施例的芯片测试装置的信号示意图；
[0011]图4示出本专利技术一实施例的芯片测试装置的配置范例。
具体实施方式
[0012]现将详细地参考本专利技术的示范性实施例，示范性实施例的实例说明于附图中。只要有可能，相同组件符号在附图和描述中用来表示相同或相似部分。
[0013]首先参考图1，图1示出本专利技术一实施例的芯片测试系统的概要示意图。在本实施例中，芯片测试系统100包括芯片测试装置110、芯片群组120以及测试设备130。芯片群组120包括4个芯片140_1～140_4。举例来说，芯片群组120可以是从待测的晶圆(wafer)上框选位置相近的4个芯片140_1～140_4而构成。本领域技术人员可以视其实际需求而决定芯片群组120内的芯片个数，本专利技术实施例并不以此为限。测试设备130例如包括探针卡(probe card)等测试制具，可用于晶圆针测(Chip probing，CP)阶段来对芯片的好坏进行判断。
[0014]芯片测试装置110可适用于对芯片群组120中的4个芯片140_1～140_4进行测试。芯片测试装置110包括信号接口150以及测试设计电路160。如图1所示，信号接口150耦接芯片群组120中的芯片140_1～140_4。当对芯片140_1～140_4进行测试时，信号接口150可将来自测试设备130的输入信号IN及3个驱动信号DS1～DS3并列传送至每个芯片140_1～140_4。输入信号IN例如会携载测试用的数据。驱动信号DS1～DS3例如包括时钟信号、地址信号及芯片控制信号等。
[0015]测试设计电路160耦接信号接口150。如图1所示，当对芯片140_1～140_4进行测试时，测试设计电路160可通过信号接口150接收来自芯片140_1～140_4的4个输出信号OUT1～OUT4。并且，测试设计电路160可根据输出信号OUT1～OUT4经由信号接口150串行输出测试数据TS至测试设备130。由此，测试设备130可根据测试数据TS判断芯片140_1～140_4的好坏。
[0016]需说明的是，由于本案的信号接口150仅是由线路与缓冲器所构成，并不会改变信号的逻辑电平与所表示的数值，因此在图1中以相同的组件符号表示经由信号接口150进行传输的信号(输入信号IN、驱动信号DS1～DS3、输出信号OUT1～OUT4及测试数据TS)。信号接口150的详细电路结构可参照后述。
[0017]以下对本案芯片测试装置110的详细电路结构进行介绍。图2示出本专利技术一实施例的芯片测试装置的电路示意图。在图2中，信号接口150包括缓冲电路200、驱动接垫PCLK、PDR1、PDR2、输入输出接垫PIO以及操作电压接垫PVCC。缓冲电路200耦接每个芯片140_1～140_4以及测试设计电路160。缓冲电路200包括驱动缓冲器220_1～220_4、230_1～230_4及240_1～240_4、第一输入缓冲器250、第二输入缓冲器260_1～260_4以及输出缓冲器270_1～270_4。
[0018]驱动接垫PCLK、PDR1、PDR2耦接缓冲电路200。详细来说，缓冲电路200中的驱动缓冲器220_1、230_1及240_1耦接芯片140_1。缓冲电路200中的驱动缓冲器220_2、230_2及240_2耦接芯片140_2。缓冲电路200中的驱动缓冲器220_3、230_3及240_3耦接芯片140_3。缓冲电路200中的驱动缓冲器220_4、230_4及240_4耦接芯片140_4。每个驱动缓冲器220_1～220_4的输入端耦接驱动接垫PCLK。每个驱动缓冲器220_1～220_4的输出端耦接对应的芯片上的驱动脚位NCLK。每个驱动缓冲器230_1～230_4的输入端耦接驱动接垫PDR1。每个
驱动缓冲器230_1～230_4的输出端耦接对应的芯片上的驱动脚位NDR1。每个驱动缓冲器240_1～240_4的输入端耦接驱动接垫PDR2。每个驱动缓冲器240_1～240_4的输出端耦接对应的芯片上的驱动脚位NDR2。驱动接垫PCLK、PDR1、PDR2可分别从测试设备130接收驱动信号DS1～DS3，并且将驱动信号DS1～DS3经由缓冲电路200传送至每个芯片140_1～140_4的驱动脚位NCLK、NDR1及NDR2。
[0019]输入输出接垫PIO耦接测试设计电路160以及缓冲电路200。详细来说，缓冲电路200中的第一输入缓冲器250的输入端耦接输入输出接垫PIO。缓冲电路200中的第二输入缓冲器260_1～260_4分别耦接芯片140_1～140_4。每个第二本文档来自技高网...
【技术保护点】
【技术特征摘要】
1.一种芯片测试装置，适用于对芯片群组中的多个芯片进行测试，所述芯片测试装置包括：信号接口，耦接所述芯片群组中的所述多个芯片，将来自测试设备的输入信号及多个驱动信号并列传送至每个芯片；以及测试设计电路，耦接所述信号接口，通过所述信号接口接收来自所述多个芯片的多个输出信号，并且根据所述多个输出信号串行输出测试数据至所述测试设备。2.根据权利要求1所述的芯片测试装置，其中所述信号接口包括：缓冲电路，耦接每个芯片以及所述测试设计电路；多个驱动接垫，耦接所述缓冲电路，从所述测试设备接收所述多个驱动信号，并且将所述多个驱动信号经由所述缓冲电路传送至每个芯片；以及输入输出接垫，耦接所述测试设计电路以及所述缓冲电路，从所述测试设备接收所述输入信号，并且将所述输入信号经由所述缓冲电路传送至每个芯片。3.根据权利要求2所述的芯片测试装置，其中，所述缓冲电路反应于多个输出致能信号而将从所述多个芯片输出的所述多个输出信号并列传送至所述测试设计电路，所述测试设计电路反应于所述多个驱动信号中的时钟信号将所述多个输出信号依序作为所述测试数据串行传送至所述输入输出接垫。4.根据权利要求2所述的芯片测试装置，其中所述缓冲电路包括：多个驱动缓冲器，每个驱动缓冲器的输入端耦接对应的所述驱动接垫，每个驱动缓冲器的输出端耦接对应的所述芯片上的驱动脚位；第一输入缓冲器，其输入端耦接所述输入输出接垫，多个第二输入缓冲器，每个第二输入缓冲器的输入端耦接所述第一输入缓冲器的输出端，每个第二输入缓冲器的输出端耦接对应的所述芯片上的输入输出脚位；以及多个输出缓冲器，每个输出缓冲器的输入端耦接对应的所述芯片上的所述输入输出脚位，每个输出缓冲器的控制端耦接对应的所述输出致能信号，每个输出缓冲器的输出端耦接所述测试设计电路。5.根据权利要求2所述的芯片测试装置，其中所述测试设计电路包括：多个正反器电路，以串行方式连接，每个正反器电路的第一输入端耦接所述缓冲电路，第一级的正反器电路的第二输入...
【专利技术属性】
技术研发人员：赖志强，黄成庆，
申请(专利权)人：华邦电子股份有限公司，
类型：发明
国别省市：
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