栅极驱动电路及显示面板制造技术

本公开提供一种栅极驱动电路及显示面板。该栅极驱动电路包括多个级联的移位寄存单元，所述显示面板包括多个像素电路，多个所述像素电路构成多个电路行，多个所述移位寄存单元与多个所述电路行一一对应连接，所述移位寄存单元包括存储子电路，且相邻的所述移位寄存单元中的所述存储子电路错开设置。本公开能够提高分辨率。分辨率。分辨率。

【技术实现步骤摘要】
栅极驱动电路及显示面板


[0001]本公开涉及显示
，尤其涉及一种栅极驱动电路及显示面板。

技术介绍

[0002]栅极驱动电路是有源矩阵有机发光二极体(Active Matrix Organic Light
‑
Emitting Diode，AMOLED)显示中一种重要的辅助电路。现有的栅极驱动电路包括多个级联的移位寄存单元。然而，设有该栅极驱动电路的显示装置的分辨率较低。

技术实现思路

[0003]本公开的目的在于提供一种栅极驱动电路及显示面板，能够提高分辨率。
[0004]根据本公开的一个方面，提供一种栅极驱动电路，用于显示面板，所述栅极驱动电路包括多个级联的移位寄存单元，所述显示面板包括多个像素电路，多个所述像素电路构成多个电路行，多个所述移位寄存单元与多个所述电路行一一对应连接，所述移位寄存单元包括存储子电路，且相邻的所述移位寄存单元中的所述存储子电路错开设置。
[0005]进一步地，所述存储子电路包括多个电容，多个所述电容沿着所述电路行的延伸方向分布。
[0006]进一步地，所述存储子电路包括第一电容和第二电容；所述移位寄存单元包括第一晶体管、第二晶体管以及第三晶体管，所述第一晶体管的第一极与信号输入端连接，所述第一晶体管的栅极与第一时钟信号端连接，所述第二晶体管的第一极连接于所述第一晶体管的第二极，所述第二晶体管的栅极连接于第一电源端，所述第三晶体管的栅极连接于所述第二晶体管的第二极，所述第三晶体管的第一极连接于第二时钟信号端，所述第三晶体管的第二极连接于信号输出端；所述第一电容连接于所述信号输出端与所述第三晶体管的栅极之间。
[0007]进一步地，所述移位寄存单元还包括第四晶体管、第五晶体管以及第六晶体管，所述第四晶体管的第一极与所述第一时钟信号端连接，所述第四晶体管的栅极与所述第一晶体管的第二极连接，所述第五晶体管的栅极连接于所述第四晶体管的第二极，所述第五晶体管的第一极连接于第二电源端，所述第五晶体管的第二极连接于所述信号输出端，所述第六晶体管的第一极连接于所述第一电源端，所述第六晶体管的第二极连接于所述第四晶体管的第二极，所述第六晶体管的栅极连接于所述第一时钟信号端；所述第二电容连接于所述第二电源端与所述第五晶体管的栅极之间。
[0008]进一步地，所述电容包括第一极板和第二极板，所述第一电容的第一极板与所述第二电容的第一极板同层设置，所述第一电容的第二极板与所述第二电容的第二极板同层设置。
[0009]进一步地，所述第一晶体管与所述第六晶体管沿着垂直于所述电路行的方向分布；所述第一晶体管的栅极与所述第六晶体管的栅极同层设置，且为一体式结构。
[0010]进一步地，所述栅极驱动电路还包括第七晶体管和第八晶体管，所述第七晶体管
的第一极连接于所述第二电源端，所述第七晶体管的控制极连接于所述第五晶体管的控制极，所述第八晶体管的控制极连接于所述第二时钟信号端，该第八晶体管的第一极连接于第七晶体管的第二极，该第八晶体管的第二极连接于第一晶体管的第二极。
[0011]进一步地，所述第一晶体管、所述第八晶体管以及所述第七晶体管沿着所述电路行的延伸方向分布；所述第一晶体管的第二极与所述第八晶体管的第二极同层设置，且为一体式结构；所述第八晶体管的第一极与所述第七晶体管的第二极同层设置，且为一体式结构。
[0012]进一步地，所述移位寄存单元还包括第一辅助晶体管，所述第一辅助晶体管与所述第三晶体管沿着垂直于所述电路行的方向分布，且并联连接；和/或
[0013]所述移位寄存单元还包括第二辅助晶体管，所述第二辅助晶体管与所述第五晶体管沿着垂直于所述电路行的方向分布，且并联连接。
[0014]根据本公开的一个方面，提供一种显示面板，包括：
[0015]多个像素电路，多个所述像素电路构成多个电路行；
[0016]所述的栅极驱动电路，多个所述移位寄存单元与多个所述电路行一一对应连接。
[0017]本公开的栅极驱动电路及显示面板，多个移位寄存单元与多个电路行一一对应连接，相邻的移位寄存单元中的存储子电路错开设置，从而增大了相邻的存储子电路之间的距离，解决了由于存储子电路的间距限制所导致的电路行的数量较少的问题，能够提高分辨率。
附图说明
[0018]图1是本公开实施方式中栅极驱动电路与电路行的示意图。
[0019]图2是本公开实施方式中移位寄存器的电路图。
[0020]图3是图2所示的移位寄存器的工作时序图。
[0021]图4是本公开实施方式中电容的示意图。
[0022]图5是本公开实施方式中第一极板的示意图。
[0023]图6是本公开实施方式中第一电容与第二电容的示意图。
[0024]图7是本公开实施方式中栅极层与源漏电极层的示意图。
[0025]图8是本公开实施方式中栅极层与源漏电极层的另一示意图。
[0026]图9是本公开实施方式中栅极驱动电路的示意图。
[0027]附图标记说明：1、存储子电路；2、源漏电极层；201、第一源漏区；202、第二源漏区；203、第三源漏区；204、第四源漏区；205、第五源漏区；206、第六源漏区；207、第七源漏区；208、第八源漏区；209、第九源漏区；210、第十源漏区；211、第十一源漏区；212、第十二源漏区；213、第十三源漏区；214、第十四源漏区；215、第十五源漏区；216、第十六源漏区；217、第十七源漏区；218、第十八源漏区；219、第十九源漏区；220、第二十源漏区；3、栅电极层；301、第一栅区；302、第二栅区；303、第三栅区；304、第四栅区；305、第五栅区；306、第六栅区；307、第七栅区；308、第八栅区；309、第九栅区；310、第十栅区；311、第十一栅区；4、引线孔；5、第一极板；6、第二极板；7、顶层金属；8、钨孔；9、重复单元；100、移位寄存单元；200、电路行；SIN、信号输入端；SCK1、第一时钟信号端；SCK2、第二时钟信号端；GOUTn、信号输出端；VGL、第一电源端；VGH、第二电源端；BS、反扫扫描端；FS、正扫扫描端；M1、第一晶体管；M2、第
二晶体管；M3、第三晶体管；M4、第四晶体管；M5、第五晶体管；M6、第六晶体管；M7、第七晶体管；M8、第八晶体管；M9、第九晶体管；M10、第十晶体管；C1、第一电容；C2、第二电容。
具体实施方式
[0028]这里将详细地对示例性实施方式进行说明，其示例表示在附图中。下面的描述涉及附图时，除非另有表示，不同附图中的相同数字表示相同或相似的要素。以下示例性实施方式中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与如所附权利要求书中所详述的、本公开的一些方面相一致的装置的例子。
[0029]在本公开使用的术语是仅仅出于描述特定实施方式的目的，而非旨在限制本公开。除非另作定义，本公开使用的技术术语或者科学术语应当为本公本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种栅极驱动电路，用于显示面板，所述栅极驱动电路包括多个级联的移位寄存单元，所述显示面板包括多个像素电路，多个所述像素电路构成多个电路行，多个所述移位寄存单元与多个所述电路行一一对应连接，其特征在于，所述移位寄存单元包括存储子电路，且相邻的所述移位寄存单元中的所述存储子电路错开设置。2.根据权利要求1所述的栅极驱动电路，其特征在于，所述存储子电路包括多个电容，多个所述电容沿着所述电路行的延伸方向分布。3.根据权利要求2所述的栅极驱动电路，其特征在于，所述存储子电路包括第一电容和第二电容；所述移位寄存单元包括第一晶体管、第二晶体管以及第三晶体管，所述第一晶体管的第一极与信号输入端连接，所述第一晶体管的栅极与第一时钟信号端连接，所述第二晶体管的第一极连接于所述第一晶体管的第二极，所述第二晶体管的栅极连接于第一电源端，所述第三晶体管的栅极连接于所述第二晶体管的第二极，所述第三晶体管的第一极连接于第二时钟信号端，所述第三晶体管的第二极连接于信号输出端；所述第一电容连接于所述信号输出端与所述第三晶体管的栅极之间。4.根据权利要求3所述的栅极驱动电路，其特征在于，所述移位寄存单元还包括第四晶体管、第五晶体管以及第六晶体管，所述第四晶体管的第一极与所述第一时钟信号端连接，所述第四晶体管的栅极与所述第一晶体管的第二极连接，所述第五晶体管的栅极连接于所述第四晶体管的第二极，所述第五晶体管的第一极连接于第二电源端，所述第五晶体管的第二极连接于所述信号输出端，所述第六晶体管的第一极连接于所述第一电源端，所述第六晶体管的第二极连接于所述第四晶体管的第二极，所述第六晶体管的栅极连接于所述第一时钟信号端；所述第二电容连接于所述第二电源端与所述第五晶体管的栅极之间。5.根据权利要求...

【专利技术属性】
技术研发人员：江尚洪，范龙飞，卢鹏程，杨盛际，陈小川，马瑶希，朱志坚，字正波，
申请(专利权)人：云南创视界光电科技有限公司，
类型：发明
国别省市：