一种结合校准单元的高阈值精度欠压锁定电路制造技术

一种结合校准单元的高精度欠压锁定电路，其特征在于：电路包括校准单元、带隙电压生成单元、判断单元、放大单元；其中，校准单元，用于基于判断单元的反馈生成参考电压；带隙电压生成单元，用于接收来自校准单元的参考电压，并基于参考电压生成带隙电压；判断单元，用于基于门限电压对滤波电阻后端的电压值大小进行反馈和判断，以实现欠压锁定；放大单元，用于对判断单元的输出进行放大。本发明专利技术中的高精度欠压锁定电路结构简单、功耗低、集成电路布图面积小。积小。积小。

【技术实现步骤摘要】
一种结合校准单元的高阈值精度欠压锁定电路


[0001]本专利技术涉及集成电路领域，更具体地，涉及一种结合校准单元的高阈值精度欠压锁定电路。

技术介绍

[0002]现有技术中，欠压锁定(Under Voltage Lock Out，UVLO)电路可以用于保证DC/DC转换器的稳定工作状态。UVLO电路可以使DC/DC转换器的内部电路在电源开启后先处于待机状态，待DC/DC转换器的输入电压达到UVLO的判断电压后再开启。通过UVLO电路的欠压关断模式可以保证集成电路在供电电压不足时不被损坏。
[0003]然而，目前主流的UVLO电路的结构主要由带隙电压生成模块和迟滞比较器构成。其中，迟滞比较器需要使用非常大阻值的电阻，大阻值的电阻和比较器都增加了UVLO电路的运行功耗，同时使得UVLO电路的电路布图面积过大。
[0004]因此，亟需一种新的具有高精度的欠压锁定电路。

技术实现思路

[0005]为解决现有技术中存在的不足，本专利技术的目的在于，提供一种新型的具有高精度的欠压锁定电路，该电路通过预置校准单元获取用于带隙生成的参考电压，并通过电路电压与参考电压之间的比较控制判断单元中开关管的导通或截止状态，从而实现欠压锁定。
[0006]本专利技术采用如下的技术方案。
[0007]一种结合校准单元的高精度欠压锁定电路，其特征在于：电路包括校准单元、带隙电压生成单元、判断单元、放大单元；其中，校准单元，用于基于判断单元的反馈生成参考电压；带隙电压生成单元，用于接收来自校准单元的参考电压，并基于参考电压生成带隙电压；判断单元，用于基于门限电压对滤波电阻后端的电压值大小进行反馈和判断，以实现欠压锁定；放大单元，用于对判断单元的输出进行放大。
[0008]优选地，校准单元包括PMOS管M1、M2、M3和M6，NMOS管M4、M5、M7和M8；其中，PMOS管的M1和M2组成电流镜，M3的栅极与M2的漏极连接并基于M2的漏极电压V
gate
变换栅源极电压，源极接入电路电压，漏极与PMOS管M6的源极同时作为参考电压V
reg
的输出；NMOS管M4和M5的栅极接入第一偏置电压V
bnc
，M4的源极、M5的漏极与M2的漏极连接，用于生成M2的漏极电压V
gate
，M4的漏极与判断单元的反馈连接并基于反馈控制M2的漏极电压V
gate
，M5的源极与NMOS管M8的漏极、PMOS管M6的漏极分别连接；NMOS管M7和M8栅极接入第二偏置电压V
bn
，源极接地，M7的漏极与M1的漏极连接，M8的漏极与M5的源极、M6的漏极分别连接。
[0009]优选地，选择NMOS管M7和M8，以使得M8的导通电流大于M7的导通电流。
[0010]优选地，M8的导通电流为M7的导通电流的5倍。
[0011]优选地，带隙电压生成单元接收来自M3漏极的参考电压V
reg
，并生成带隙电压V
bg
。
[0012]优选地，PMOS管M6的栅极与所述带隙电压生成单元中的反馈输出端连接，用于实现带隙电压生成单元的负反馈环路。
[0013]优选地，判断单元包括滤波电阻、开关管M9、电流源和反馈回路；其中，滤波电阻一端接收来自带隙电压生成单元的带隙电压V
bg
，另一端与反馈回路和开关管M9的栅极连接；开关管M9的源极接地，漏极与电流源一端连接，电流源的另一端的输入为电路电压；反馈回路的另一端与校准单元中的NMOS管M4的漏极连接。
[0014]优选地，选择开关管M9，以使得开关管M9的门限电压V
th
小于带隙电压生成单元生成的带隙电压V
bg
。
[0015]优选地，选择开关管M9，以使得当NMOS管M4导通时，滤波电阻后端的电压值小于门限电压V
th
。
[0016]优选地，放大单元包括依次串联的迟滞反相器和反相器；迟滞反相器的输入端与电流源、开关管M9的漏极连接，输出端与反相器的输入端连接，反相器的输入端作为欠压锁定输出。
[0017]本专利技术的有益效果在于，与现有技术相比，本专利技术中一种结合校准单元的高精度欠压锁定电路，通过预置校准单元生成参考电压，并基于参考电压与电路电压之间的比较实现欠压锁定。本专利技术结构简单、功耗低、集成电路布图面积小。
[0018]本专利技术的有益效果还包括：
[0019]1、通过预置的校准单元生成用于带隙电压生成单元的参考电压，显著增加了带隙电压生成单元的电源抑制比，使得UVLO电路的输出更加稳定；
[0020]2、在滤波电阻后端和校准单元之间设置反馈电路，以使得参考电压能够基于带隙电压的反馈生成，使参考电压和带隙电压具有相同的精度；
[0021]3、通过对电路电压和参考电压大小进行比较，作为欠压锁定的判断逻辑，简化了逻辑器的构造。
附图说明
[0022]图1为本专利技术现有技术中一种欠压锁定电路的结构示意图；
[0023]图2为本专利技术一种结合校准单元的高精度欠压锁定电路的结构示意图；
[0024]图3为本专利技术一种结合校准单元的高精度欠压锁定电路中校准单元的结构示意图。
具体实施方式
[0025]下面结合附图对本申请作进一步描述。以下实施例仅用于更加清楚地说明本专利技术的技术方案，而不能以此来限制本申请的保护范围。
[0026]图1为本专利技术现有技术中一种欠压锁定电路的结构示意图。如图1所示，现有技术中常用的UVLO电路通常由带隙电压生成电路和迟滞比较器构成。其中，比较器的两个输入端分别与带隙电压和电路电压的分压进行连接，并将两者进行比较，从而输出欠压锁定信号。同时，在欠压锁定信号的输出端还包括一个逻辑器，用于根据欠压锁定信号电压值的大小判断是否需要改变分压电阻的阻值，从而产生不同的滞回。
[0027]这就要求比较器中的两个分压电阻都具有较大的阻值，同时，逻辑器的判断方式也较为复杂。由于迟滞比较器需要较大的运行功耗和较大的电路布图的面积，所以本专利技术提出了一种更优的方案。
[0028]图2为本专利技术一种结合校准单元的高精度欠压锁定电路的结构示意图。如图2所示，一种结合校准单元的高精度欠压锁定电路，电路包括校准单元、带隙电压生成单元、判断单元、放大单元；其中，校准单元，用于基于判断单元的反馈生成参考电压；带隙电压生成单元，用于接收来自校准单元的参考电压，并基于参考电压生成带隙电压；判断单元，用于基于门限电压对滤波电阻后端的电压值大小进行反馈和判断，以实现欠压锁定；放大单元，用于对判断单元的输出进行放大。
[0029]图3为本专利技术一种结合校准单元的高精度欠压锁定电路中校准单元的结构示意图。优选地，如图3所示，校准单元包括PMOS管M1、M2、M3和M6，NMOS管M4、M5、M7和M8；其中，PMOS管的M1和M2组成电流镜，M3的栅极与M2的漏极连接并基于M2的漏极电压V<本文档来自技高网...

【技术保护点】

【技术特征摘要】
1.一种结合校准单元的高精度欠压锁定电路，其特征在于：所述电路包括校准单元、带隙电压生成单元、判断单元、放大单元；其中，所述校准单元，用于基于所述判断单元的反馈生成参考电压；所述带隙电压生成单元，用于接收来自所述校准单元的参考电压，并基于所述参考电压生成带隙电压；所述判断单元，用于基于门限电压对所述滤波电阻后端的电压值大小进行反馈和判断，以实现欠压锁定；所述放大单元，用于对所述判断单元的输出进行放大。2.根据权利要求1中所述的一种结合校准单元的高精度UVLO电路，其特征在于：所述校准单元包括PMOS管M1、M2、M3和M6，NMOS管M4、M5、M7和M8；其中，所述PMOS管的M1和M2组成电流镜，所述M3的栅极与所述M2的漏极连接并基于所述M2的漏极电压V
gate
变换栅源极电压，源极接入电路电压，漏极与所述PMOS管M6的源极同时作为参考电压V
reg
的输出；所述NMOS管M4和M5的栅极接入第一偏置电压V
bnc
，M4的源极、M5的漏极与所述M2的漏极连接，用于生成所述M2的漏极电压V
gate
，所述M4的漏极与所述判断单元的反馈连接并基于所述反馈控制所述M2的漏极电压V
gate
，所述M5的源极与所述NMOS管M8的漏极、PMOS管M6的漏极分别连接；所述NMOS管M7和M8栅极接入第二偏置电压V
bn
，源极接地，M7的漏极与M1的漏极连接，M8的漏极与M5的源极、M6的漏极分别连接。3.根据权利要求2中所述的一种结合校准单元的高精度UVLO电路，其特征在于：选择NMOS管M7和M8，以使得所述M8的导通电流大于所述M7的导通电流。4.根据权利要求3中所述的一种结合校准单元的高精度UVLO电路，其特征在于...

【专利技术属性】
技术研发人员：ꢀ七四专利代理机构，
申请(专利权)人：圣邦微电子北京股份有限公司，
类型：发明
国别省市：